PCB-Signalintegrität Wie Power Aware zuverlässig die Signalintegrität sicherstellt

Autor / Redakteur: Dirk Müller * / Gerd Kucera

Analysen zur Signalintegrität im PCB-Design führen ohne Einbezug der Schwankungen einer Strom- und Spannungsversorgung zu falschen Ergebnissen. Was zu beachten ist, vermittelt dieser Beitrag.

Firmen zum Thema

Bild 1: Stromdichte-Verteilung auf den Versorgungslagen einer Leiterplatte
Bild 1: Stromdichte-Verteilung auf den Versorgungslagen einer Leiterplatte
(Bild: Flowcad)

Zum Thema Signal- bzw. Power-Integritätssimulation gab es in der Vergangenheit bereits etliche Präsentationen und Berichte, in denen beide Themen stets getrennt voneinander betrachtet wurden. Insbesondere bei der Signalintegritätssimulation wurde stillschweigend ein ideales Versorgungssystem (PDS = Power Distribution System) vorausgesetzt.

Diese Vereinfachung ist bei Frequenzen größer 1 GHz nicht mehr genau genug, insbesondere wenn man die zunehmenden Taktfrequenzen (welche mit steileren Flanken einhergehen) und die größer werdende Anzahl von gleichzeitig schaltenden Pins pro Bauteil betrachtet.

Bildergalerie
Bildergalerie mit 16 Bildern

Sowohl die Rückkopplung der schaltenden Pins als auch der Einfluss von Störungen auf das Stromversorgungssystem kann im Hinblick auf das transiente Verhalten der I/O-Schnittstellen nicht länger vernachlässigt werden und ist während der Simulation zu berücksichtigen. Diesen Sachverhalt fasst man unter dem Begriff Power Aware SI zusammen.

Physikalische Vorgänge bei der Signalübertragung im hochfrequenten Bereich (High-Speed) sind sehr komplex. Um ungewollte Effekte vorherzusagen, versucht man die Realität mit mathematischen Modellen nachzubilden. Diese Modelle lassen sich dann von Computern mit Simulationsprogrammen berechnen. Diese Modelle werden vereinfacht, um in akzeptabler Zeit zu annehmbaren Ergebnissen zu kommen.

Analyse des Verhaltens der Störeffekte

Signalintegrität oder SI ist die Beschreibung der Qualität eines elektrischen Signals. In der Digitaltechnik wird eine Reihe von binären Daten in Form von Spannungswerten (oder Strom) in eine Kurve übertragen. Alle Signale unterliegen Einflüssen wie Rauschen, Distortion und Verlusten.

Über kurze Distanzen und mit kleinen Bitraten kann eine einfache Übertragungsstrecke diese mit ausreichender Qualität transportieren. Bei hohen Bitraten und über längere Distanzen werden die Signale so gestört, dass Fehler auftreten und die Übertragung unbrauchbar wird. Bei der Signalintegrität wird das Verhalten der Störeffekte auf der gesamten Übertragungsstrecke analysiert und vorhergesagt.

Grundsätzliches zur Power-Integrität

Power-Integrität oder PI ist die Beschreibung der Qualität einer Strom- und Spannungsversorgung eines elektrischen Systems. Elektrische Bauteile sind für eine bestimmte Versorgungsspannung ausgelegt, bei der sie fehlerfrei arbeiten. Diese Versorgungsspannung darf in definierten Toleranzen variieren (z.B. +/- 5%). Um eine Spannung im Betrieb der elektrischen Schaltung innerhalb der Toleranz konstant zu halten, muss das Netzteil entsprechend den Strom regulieren.

Leiterbahnstrukturen weisen aber einen Widerstand (Impedanz) auf, was die Stromversorgung beeinträchtigt. Zur lokalen Unterstützung der Stromversorgung werden Abblockkondensatoren und Power-Lagen als lokale „Energieversorger“ platziert. Bei Power-Integrität wird das Verhalten der Störeffekte der gesamten Spannungsversorgung analysiert und vorhergesagt.

Design eines Stromversorgungssystems

In Form von Machbarkeitsstudien wird unter Berücksichtigung von Störbudgets ein Stromversorgungssystems ausgelegt. Die Ergebnisse der Simulation sind die Anforderungen an den Lagenaufbau. In der Vorgehensweise betrachtet man grundsätzlich zwei unterschiedliche Fälle: das Verhalten bei Gleichstrom (DC) und das Hochfrequenzverhalten (AC), da hier sowohl die Grundversorgung als auch die Störanfälligkeit betrachtet werden muss.

Bei niedrigen Frequenzen als im Gleichstromfall, werden die Dimensionierung des Netzteils und die Implementierung durch diskrete Bauteile vorgenommen. Für den Regelkreis werden entsprechende Elektrolyt-Kapazitäten zur Stabilisierung mit einer Spice-Simulation bestimmt. Es müssen aber Werte für den maximalen Spannungsabfall (IR-Drop) über Zuleitungen festgelegt werden. Diese Werte ergeben dann geeignete Leitungsquerschnitte für Zuleitungen, Flächen und Durchkontaktierungen.

Zur Kontrolle und Regelung der Spannungen werden Messleitungen (Sense) so platziert, dass sie störungsfrei die Spannung am Verbraucher messen können. Bei hohen Strömen kommt es zu Eigenerwärmung der Leiterplatte. Die erhöhten Temperaturen haben eine Veränderung des elektrischen Widerstands der stromführenden Teile zur Folge, sodass der IR-Drop weiter ansteigt. Eine Schaltung ist immer in Bezug auf Strom und Temperatur ausreichend zu dimensionieren.

Bei hohen Frequenzen muss das System gegen interne und externe Einflüsse entstört werden. Dies geschieht durch die geeignete Auswahl von Abblockkondensatoren und EMV-Kondensatoren. Die Platzierung der Kondensatoren spielt eine nicht unerhebliche Rolle, da der Wirkungskreis mit steigender Abblockfrequenz kleiner wird. Impedanz und Störabstand (Noise) des Versorgungssystems lassen sich überprüfen. Wenn das System dimensioniert ist, kann ein PDS-Model für die anschließende SI-Simulation extrahiert werden.

Power-DC-Analyse für Ergebnisse in Sign-Off Qualität

Bei der Analyse und Dimensionierung einer Stromversorgung sind die Stromdichten und Temperaturen auf der Leiterplatte zu berücksichtigen. Der elektrische Widerstand erhöht sich mit steigender Betriebstemperatur. Die Verlustleistungen von Bauteilen erhöhen ebenfalls die Umgebungstemperatur.

Die Erwärmung des Kupfers beeinflusst die Wärmeleitfähigkeit der Leiterplatte. Mit einer Co-Simulation können die verschiedenen geänderten Werte als Startwerte für die andere Simulation eingesetzt werden, bis die Werte konvergieren und es keine Änderungen mehr gibt. Diese Ergebnisse stimmen sehr gut mit den gemessenen Werten überein.

Bildergalerie
Bildergalerie mit 16 Bildern

Mit einer Power-DC-Simulation von Cadence Sigrity lassen sich elektrische und thermische Größen für Leiterplatten und IC-Packages in Sign-off-Qualität simulieren. Das Routing von erforderlichen Spannung-Messleitungen am Verbraucher (sense) wird über ein patentiertes Verfahren automatisch vom Tool vorgeschlagen. Spannungsabfälle auf leitfähigen Elementen werden berechnet und in Plots grafisch ausgegeben. Mit der Vielzahl von Plots sind Schwachstellen im Design schnell zugeordnet und behoben.

Neben diversen Plots können aber auch Designregeln definiert und im Design auf deren Einhaltung hin überprüft werden. Im Bild 9 sind Regeln für die Versorgungsspannung mit einer oberen und unteren Toleranz von jeweils 3% definiert.

Über Regeln ist es auch möglich, Werte für einen maximalen IR-Drop, maximale Ströme oder Stromdichten auszuwerten. Sie gelten für für Designelemente wie beispielsweise Bausteine, einzelnen Pins, Bereiche, Leitungen, Durchkontaktierungen, Kupferflächen. In einem Spreadsheet sind dann alle Regelverletzungen aufgelistet und über Crossprobing kann das Objekt im Layout Tool angezeigt werden.

Alle Auswertungen fasst der Sign-Off-Report zusammen und visualisiert Fehler in Rot. So wird in einer umfassenden Dokumentation der Lagenaufbau beschrieben, ein Blockschaltbild der Stromversorgung erstellt, alle Plots über Spannungen und Ströme eingebunden und Designregeln mit Toleranzen aufgelistet. Dies verkürzt den Aufwand der Dokumentation signifikant.

Power Aware SI berücksichtigt die lokal fließenden Ströme

Um die Signalqualität genau genug simulieren zu können, müssen mehrere voneinander abhängige Effekte gleichzeitig in einer Simulation berücksichtigt werden. Da ist zum einen der Einfluss der Übertragungsstrecke (Transmission Line) und ihrer Impedanz. Diese berechnet sich aus dem Lagenaufbau, der Leiterbahnstruktur, Terminierungen und dem Rückstrompfad.

Da schnelle Signale häufig als differentielle Paare übertragen werden, kommen noch die differentielle Impedanz, gekoppelte und ungekoppelte Teilstrecken sowie der Phasenversatz hinzu. Diese Strukturen müssen ab 1 GHz mit einem Fieldsolver für eine Simulation extrahiert werden, da sonst der Fehler der Simulation schnell auf größer als 10% ansteigt.

Hinzu kommt des Weiteren der Einfluss der Stromversorgung. Beim Sender bewirken Spannungsschwankungen, dass die Signale mit einer unterschiedlichen Flankensteilheit versendet werden. Dies führt zu Jitter und kleineren Augenöffnungen beim Empfänger. Beim Empfänger wiederum führen Schwankungen in der Stromversorgung zu Auswirkungen auf die Referenzspannungen, die ein Signal in High (VH) und Low (VL) beim Empfänger einteilen. Die Spannungsschwankungen sind für die Anschlüsse eines Baustein nicht gleichmäßig, sodass es in einem parallelen Bus zu unterschiedlichem Verhalten auf den einzelnen Bits kommen kann.

Basierend auf einem 3D-FEM-Vollwellenlöser können alle parasitären Einflüsse der Leiterplattengeometrie gut modelliert und die Signalintegrität auch im Bereich über 1 GHz sehr genau simuliert werden. Der Simulator ist auf Leiterplatten-Strukturen hin optimiert, sodass die Rechenzeiten gegenüber einem universellen 3D-Simulator deutlich kürzer und leichter aufzusetzen sind und gleich gute Ergebnisse liefern. Hierbei wird auch die Technik einer adaptiven Maschenstruktur verwendet, die bei homogenen Strukturen große Maschen mit schnelleren Rechenzeiten und bei kritischen Stellen enge Maschen mit höherer Genauigkeit wählt.

Bildergalerie
Bildergalerie mit 16 Bildern

In den Kurven der Bilder 11 und Bild 12 ist der Unterschied zwischen einer Simulation eines Signals mit der Anstiegszeit 1 ns zu sehen, wenn die Versorgungslagen vereinfacht als ideal angenommen oder die Schwankungen (ripple) der Stromversorgungen berücksichtigt werden. Es ist deutlich zu erkennen, dass eine vereinfachte Simulation vermeintliche Sicherheit suggeriert (Bild 11) und eine reale Simulation der gleichen Leiterplatte Maßnahmen zur Stabilisierung der Stromversorgung fordert (Bild 12), um sie Signalqualität sicher zu stellen.

Bei der Power-Aware-Simulation werden die Einflüsse des Schaltens auf die Power Rail aus den IBIS-5.0-Modellen in der Simulation ausgewertet. Die Simulation berücksichtigt Diskontinuitäten auf dem kompletten Hin- und Rückstrompfad einschließlich Schlitzen, Stitching- und Abblock-Kondensatoren.

Das Post Layout mit Optimize PI optimieren

Mit Optimize PI von Cadence lässt sich die Stückliste eines bestehenden Layouts optimieren. Die Sigrity Tools importieren nicht nur OrCAD und Allegro, sondern auch PCB-Layout-Daten von anderen Herstellern. Dabei werden auf die im Layout vorhandenen Footprints neue und in der vorhandenen Stückliste neue Kombinationen von Kondensatoren platziert. Durch die Kombination der elektrischen Werte aller in der Bibliothek geeigneten Kondensatoren ergeben sich tausende von Ergebnissen. Im Vergleich zum Original-Design kann nun in unterschiedliche Richtungen optimiert werden: Impedanz, Kosten, Typvielfalt oder die Anzahl der Bauteile. Es gibt eine Vielzahl von Kombinationen, bei denen die Summe alle Kondensatoren günstiger ist als in der Original-Stückliste und gleichzeitig eine geringere Impedanz des Stromversorgungssystems aufweisen.

Bildergalerie
Bildergalerie mit 16 Bildern

Nach dem Aufsetzen des Designs sind die tausenden von Kombinationen in wenigen Minuten berechnet und stehen dem Entwickler in einer Grafik wie in Bild 13 zu Auswahl bereit. Jetzt können eine neue Stückliste ausgewählt und detaillierte Plots (wie in Bild 2 bis Bild 8 zu sehen ist) erzeugt werden. So lassen sich bestehende Leiterplatten und fertige Designs optimieren.

Durch Vergleiche des Spannungsabfalls über das Spektrum der Anstiegszeiten sind gezielt Bestückungen wählbar, die in einem kritischen Frequenzbereich optimale Ergebnisse liefern und damit das ganze Design auch weniger anfällig für Störungen machen. Dies ist interessant für FCC- oder andere EMV-Prüfungen, in denen Störungen bzw. Empfindlichkeiten einer bestehenden Schaltung bekannt sind. In einem weiteren Schritt ist es möglich, ein Layout hinsichtlich EMV zu optimieren. Hierzu sind aber zusätzliche Kondensatoren speziell zur Entstörung im Design zu platzieren. Die sogenannten EMI Caps (Electro-Magnetic Immission Capacitors) verändern das Abstrahlverhalten der Schaltung. Beispielsweise wurden zwei EMI Caps mit je 100 nF an den vom Tool vorgeschlagenen Koordinaten platziert, was das E-Feld um 44 dB verbessert hat. Auch im Nah-Feld zeigt sich eine deutliche Verbesserung von 63 dBV/mHz auf 44 dBV/mHz.

Durch gleichzeitiges Schalten mehrerer Treiber an einem Bauteil bricht die lokale Spannung am Treiber-IC ein und es kommt zu einem SSO Push-Out-Effekt (SSO = Simultaneous Switching Output) bei dem die Signalflanke flacher wird und das Signal später beim Empfänger ankommt. Differentielle Signale funktionieren nur dann, wenn die beiden Signale möglichst eng und in Phase übertragen werden. Nur dann können sich Störungen durch überlagerte Felder auslöschen. Wenn die Signale nicht mehr eng oder in Phase geroutet sind werden die Signale entkoppelt und Störungen nehmen exponentiell zu. In Bild 17 ist für einzelne Signale durch farbliche Einfärbung leicht zu sehen, wo und wie viel die Signale entkoppelt sind. So lassen sich gezielt Bumps in einem Signal einbringen, um den Phasenversatz zu korrigieren.

* Dirk Müller ist Geschäftsführer der FlowCAD EDA-Software Vertriebs GmbH, Feldkirchen.

(ID:42325263)