Wie maschinelles Lernen das Chip-Design verändert

| Redakteur: Kristin Rinortner

Lazaar Louis, Cadence: „Die vielfachen Möglichkeiten für den Einsatz von maschinellem Lernen werden eine große Rolle bei der Entwicklung von Chip, Baugruppen und Systemen spielen.“
Lazaar Louis, Cadence: „Die vielfachen Möglichkeiten für den Einsatz von maschinellem Lernen werden eine große Rolle bei der Entwicklung von Chip, Baugruppen und Systemen spielen.“ (Bild: Cadence)

„Das übergeordnete Ziel für die nähere Zukunft besteht darin, dass EDA-Tools selbstständig einen vollautomatischen Schaltplan-Generator, ohne menschliches Zutun, entwickeln können.“

In den nächsten fünf bis zehn Jahren soll die Produktivität der Chip-Entwickler, mithilfe von maschinellen Lernverfahren, um enorme Größenordnungen gesteigert werden.

Die ersten Voraussetzungen dafür sind bereits in Angriff genommen worden. Dazu gehört die Verfügbarkeit von massiven Cloud-Rechenressourcen, die von existierenden Computer-Serverfarmen nicht mehr bedient werden können. Hinzu kommt, dass Unternehmen ihre Forschung in komplett neue Prozessorarchitekturen gesteckt haben, damit Algorithmen für das maschinelle Lernen ermöglicht werden. Mehr Forschung wurde bereits in Entwicklungs-Flows investiert, die maschinelles Lernen, Analysen und Optimierungstechnologien im EDA-Designfluss nutzen können.

Das Ziel besteht darin, dass EDA-Tools selbstständig einen vollautomatischen Schaltplan-Generator entwickeln können. Damit sollen selbst Anwender mit wenig Erfahrung in der Elektronikentwicklung, vollständige physikalische Designs von Elektronik-Hardware entwickeln können. Diese Layout-Plattform soll ein automatisiertes physikalisches Layout mit unterschiedlichen Arten von Elektronikbauteilen, einschließlich Analog- und Digital-SoCs, SiPs und Leiterplatten unterstützen. Um dieses Ziel zu erreichen, ist die Entwicklung der entsprechenden Infrastruktur, Algorithmen, Methoden und Software für ein erfolgreiches physikalisches Layout ohne menschliches Zutun erforderlich. Dabei soll eine vollständige Design-Netzliste in eine herstellbare Layout-Datenbank umgewandelt werden.

Die Plattform soll maschinelle Lernverfahren nutzen, um seine Funktionalität kontinuierlich weiterzuentwickeln, und zwar mit Hilfe von neu zur Verfügung stehenden Datensätzen. Die mittels Training mögliche kundenspezifische Anpassung erlaubt auch eine Differenzierung, wobei der Umfang und die Qualität, der für den Endanwender verfügbaren Trainingssets, eine entscheidende Rolle spielen. Die sich daraus ergebenden Vorteile sind stark von der vorhandenen Design-Datenbank abhängig. Durch eine hundertprozentige Automatisierung des Elektronik-Layouts wird diese Plattform voraussichtlich eine neue Ära im Hinblick auf die Entwicklung von Hardware-Systemen innerhalb von 24 Stunden einläuten.

Ein wichtiger Aspekt dieses Ansatzes ist, dass die Entwickler, die in diesem Programm geschaffenen Tools und Methodiken, annehmen. Nur so können sie erfolgreich die Produktivitätslücke adressieren. Auf der Basis unserer Erfahrungen sowohl im EDA-Bereich als auch bei maschinellem Lernen, erfordert das eine Reihe von gestaffelten Technologieeinführungen: Einerseits erhalten die Anwender damit die Möglichkeit festzustellen, wie sich mit diesen Tools die gewünschten Ergebnisse am besten erreichen lassen; andererseits kann das System dadurch von den Anwendern lernen. Und zwar entweder in dem die Anwender ihre Methodiken kodifizieren oder indem das System aus den Aktionen der Anwender lernt. Unserer Meinung nach wird dieser gestaffelte Ansatz, der durch eine schrittweise Vorstellung neuer Tools und Methodiken umgesetzt wird, die besten Ergebnisse für dieses Programm bringen.

Dieser Prozess ermöglicht zudem verbesserte Leistungsziele wie Bandbreite, Frequenzgang und Stromverbrauch zu erstellen und bisherige Einstellungen für die vorhandenen Schaltungen zu nutzen. Die Leistungsziele können später bei der Implementierungsverifikation und mit dem Feedback von verschiedenen Layout-Entwicklungsschritten wiederverwendet werden.

In den nächsten Jahren werden Firmen ein verbessertes EDA-Design-Flow und eine bessere Prozessor-IP vorstellen. Inkrementelle Verbesserungen werden über viele Jahre hinweg stetig hinzukommen. Die EDA-Tools werden deutlich produktiver und die Unternehmen können ihre Tools mit dem aus ihren Designs gewonnenen Wissen trainieren. Bessere Prozessoren werden künftig schwierigere Algorithmen effizienter ausführen.

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