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Synchrone Buck-Wandler

Wie man sychronen Buck-Wandlern das Stören abgewöhnt

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EMI-Eindämmung mit Features des Controllers

Ist über das Leiterplatten-Layout entschieden, können verschiedene Störreduzierungs-Features, die synchrone Buck-Controller mitbringen, gute Dienste beim Umgang mit EMI-Phänomenen in den letzten Designphasen leisten. Zum Beispiel bietet der LM5141-Q1 eine asymmetrische Anstiegsraten-Kontrolle für den Gatetreiber, die Möglichkeit der Synchronisation zu einem externen Takt, einen internen Oszillator und fliegende Frequenzwechsel für eine adaptive Abstimmung mit dem Ziel, sensible AM-Frequenzbänder in Automotive-Systemen auszusparen.

Das Pulse-Skipping bei geringer Last wird im synchronisierten Betrieb oder wenn der DEMB/SYNC-Pin auf Low liegt, gesperrt, um das Rauschen und Hochfrequenz-Störungen zu verringern. Zur Verbesserung der Zuverlässigkeit ist der Baustein für negative Schaltknoten und Gatetreiber-Transienten bis -5 V und maximal 20 ns Dauer ausgelegt.

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Zur weiteren Eindämmung der EMI-Signatur kommt zudem eine neuartige Technik zum Einsatz, die als Spread-Spectrum Frequency Modulation (SSFM) oder auch Dithering bekannt ist und die Energie des Schaltsignals auf ein breiteres Spektrum verteilt. Basierend auf der Automotive-Spezifikation CISPR 25 Klasse 5 zeigt Bild 7 die deutliche Verbesserung der leitungsgeführten Störaussendungen, wenn das Spread-Spectrum-Feature des LM5141-Q1 aktiviert ist.

Man muss die Schaltschleifen des Wandlers verstehen

Synchrone Buck-Wandler schalten üblicherweise mit weniger als 3 MHz, erzeugen aber breitbandige Störungen und elektromagnetische Interferenzen bis 1 GHz. Zur Reduzierung der leitungsgeführten und abgestrahlten Störaussendungen kommt es darauf an, die entscheidenden Schaltschleifen des Wandlers zu verstehen, und die von diesen Schleifen umschlossene Fläche während des Leiterplatten-Designs sorgfältig zu minimieren. In den Controller integrierte Techniken zur EMI-Eindämmung wie zum Beispiel das Dithering und die Anstiegsraten-Begrenzung sind komfortable Optionen in den abschließenden Designphasen, wenn Modifikationen an der Leiterplatte nicht mehr akzeptabel sind.

Referenzen:

[1] Timothy Hegarty: „DC/DC converter PCB layout,” Teile 1, 2 und 3, EDN, Juni 2015

[2] J. Wang und H. Shu-Hung: „Impact of Parasitic Elements on the Spurious Triggering Pulse in Synchronous Buck Converter,” IEEE Trans. on Power Electronics, Dez. 2010, S. 6672-6685

[3] M. Montrose: „Printed Circuit Board Design Techniques for EMC Compliance: A Handbook for Designers,” 2. Ausg., IEEE Press, 2000

[4] Ankit Bhargava, David Pommerenke, Keong W. Kam, Federico Centola und Cheng Wei Lam: „DC-DC Buck Converter EMI Reduction Using PCB Layout Modification,” IEEE Trans. on EMC, August 2011, S. 806–813

[5] „Layout Tips for EMI Reduction in DC/DC Converters,” TI Application Report (SNVA638A), April 2013

[6] „Layout Considerations for LMG5200 GaN Power Stage,” TI Application Report (SNVA729A), September 2015

* Timothy Hegarty ist Systems Engineer, Non-Isolated Power Solutions, bei Texas Instruments.

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