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Synchrone Buck-Wandler

Wie man sychronen Buck-Wandlern das Stören abgewöhnt

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Energie beim Schalten des MOSFET speist Resonanz

Der in Bild 4 gezeigte Spannungsverlauf an SW weist eine Resonanz auf, die durch die beim Schalten des MOSFET gespeicherte Energie gespeist wird. Rechts in Bild 4 sind vereinfachte Ersatzschaltungen zum Analysieren des Schaltverhaltens gezeigt. Man erkennt deutlich die Überschwinger der Schaltspannung über VIN und die Unterschwinger unter GND bei den steigenden bzw. fallenden Flanken. Die Amplitude dieser Schwingungen richtet sich danach, wie die Teilinduktivitäten innerhalb der Schleife verteilt sind. Das anschließende Schwingen wird durch den effektiven AC-Widerstand der Schleif gedämpft. Dies führt zu einer erhöhten Spannungsbelastung der MOSFETs und der Gatetreiber und steht außerdem in Zusammenhang mit der Mittenfrequenz der abgestrahlten Breitband-EMI [4].

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Zwei wichtige Aspekte während der Resonanz sind die Resonanzfrequenz und der Rückgang des Dämpfungsfaktors bei dieser Resonanz. Das Haupt-Entwurfsziel besteht darin, diese Resonanzfrequenz so hoch wie möglich anzusiedeln, indem man die Induktivität der Leistungsschleife minimiert. Dies verringert die gespeicherte Blindenergie und senkt die resonanzbedingten Spannungsspitzen. Nicht zuletzt nimmt wegen des Skin-Effekts der Dämpfungsfaktor bei hohen Frequenzen zu.

EMI-Bekämpfung beginnt beim Schaltplan

Studiert man vor dem Leiterplatten-Layout den Schaltplan eines Wandlers, so ist es häufig hilfreich, Leiterbahnen mit hohen Stromstärken, Schaltungsknoten mit steilen Spannungsspitzen und störanfällige Netze zu markieren, wie es in Bild 5 geschehen ist. Die Abbildung zeigt einen 2,2-MHz-Wandler für störempfindliche Automotive-Anwendungen, in dem ein im Current-Mode-Betrieb arbeitender synchroner Buck-Controller wie der LM5141-Q1 von TI zum Einsatz kommt.

Das Minimieren der räumlichen Ausdehnung der Schleife durch überlegte Platzierung der Bauelemente ist von zentraler Bedeutung dafür, die Impedanz der Leistungsschleife zu reduzieren. Da die Kopplung von Störgrößen auch von der Verteilung und Ausrichtung der Felder bestimmt wird, ist auch das Design der inneren Leiterplattenlagen von Bedeutung.

Eine passive Abschirmungs-Lage (Bild 6) entsteht, indem man mithilfe eines möglichst dünnen Dielektrikums eine Massefläche möglichst nah an der Schalt-Schleife anordnet. Der horizontale Stromfluss auf der obersten Lage sorgt für ein vertikales Flussmuster. Das daraus resultierende Magnetfeld induziert in der Abschirmungs-Lage einen Strom, der genau in der entgegengesetzten Richtung fließt wie der Strom in der Schaltschleife. Gemäß der Lenzschen Regel generiert der Strom in der Abschirmungs-Lage ein Magnetfeld, das dem ursprünglichen magnetischen Feld genau entgegenwirkt. Diese Selbstaufhebung des Felds sorgt dafür, dass die parasitäre Induktivität geringer ist als es aufgrund der Schleifenfläche zu vermuten wäre [4].

Befindet sich auf Lage 2 eine durchgehende Abschirmungsfläche in geringem Abstand zur Schaltschleife, so ergibt dies eine optimale Wirkung mit einer verbesserten Unterdrückung von HF-Energie, deren Bedeutung gar nicht hoch genug eingeschätzt werden kann. Bei der Spezifikation des Lagenaufbaus der Leiterplatte werden geringe Lagenabstände in z-Richtung vorgegeben, indem beispielsweise ein Kern-Dielektrikum mit einer Stärke von 5 mil verwendet wird. Die Effektivität der Abschirmungs-Lage wird durch den Verzicht auf Vias maximiert, damit sämtliche Störströme auf der obersten Lage bleiben.

Große Bedeutung beim EMI-bewussten Design hat es auch, die Kupferfläche des Schaltknotens klein zu halten, um die kapazitive Kopplung durch steile Spannungsspitzen am Schaltknoten zu reduzieren. Der Kupferfüllbereich am Schaltknoten sollte kurz und breit sein. Eine durchgehende Massefläche unter dem Schaltknoten lässt zwar die parasitäre Kapazität zwischen SW und GND leicht ansteigen, wird aber für eine mehrlagige Leiterplatte dennoch empfohlen, um die elektrisch gekoppelte abgestrahlte Energie zu reduzieren [5]. Eine Sperrfläche im Kupferfüllbereich wird auf der obersten Lage unterhalb der Drossel vorgesehen, um die kapazitive Kopplung zwischen SW und VOUT zu minimieren.

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