Digitale Signalprozessoren

Wege zu echter Multicore-Tauglichkeit

| Autor / Redakteur: Tom Flanagan, Sanjay Bhal, John Warner * / Holger Heller

Multicore-DSP von Texas Instruments: Grundlage für System-on-Chip-Designs, die DSP- und RISC-Cores kombinieren
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Multicore-DSP von Texas Instruments: Grundlage für System-on-Chip-Designs, die DSP- und RISC-Cores kombinieren (Bild: Texas Instruments)

Welche Elemente muss eine SoC-Architektur mitbringen, um Kommunikations-Infrastruktur-Einrichtungen wie Media-Server und Wireless Baseband optimal zu unterstützen?

Der Grundgedanke eines System-on-Chip ist es, immer mehr Funktionen in einen Baustein zu integrieren, bis schließlich ein Punkt erreicht ist, an dem alle oder zumindest fast alle Funktionen, die eine Anwendung benötigt, in das SoC integriert sind. Das SoC selbst ist dabei als Halbleiterbaustein implementiert, und zur Gesamtlösung gehört häufig ein großer Umfang an Software.

Viele SoC-Designs kombinieren DSP-Cores mit RISC-Cores und sind auf die Verarbeitungsanforderungen bestimmter Applikationen ausgerichtet. Beispiele für solche Anwendungen sind die Sprachverarbeitung, Transcoding-Aufgaben in Media Gateways oder die Funkkanal- und Transportnetzwerk-Verarbeitung in drahtlosen Infrastrukturen.

Performance-Steigerungen wurden in der Vergangenheit stets durch Umsteigen auf eine kleinere Prozessgeometrie bzw. Anheben der Taktfrequenz erzielt. Bei den heutigen, bereits stark miniaturisierten Prozessgeometrien bringen beide Maßnahmen unweigerlich auch höhere Kosten und mehr System-Verlustleistung mit sich, sodass die Abwägung der Vor- und Nachteile etwas komplexer ist.

Paralleler Zugriff auf Verarbeitungsressourcen

Eine mögliche Alternative besteht darin, einen Baustein mit mehreren Prozessorkernen zu bestücken, um den angestrebten Performance-Schub mit niedrigeren Taktraten und geringerer Leistungsaufnahme zu erzielen, während dennoch alle gewünschten Systemparameter geboten werden. Dies hat sich für Embedded-Anwendungen auf der Basis von Multicore-SoCs als die bevorzugte Wahl herausgestellt. Zusätzlich werden applikationsspezifische Beschleuniger und Coprozessoren integriert, um die Verarbeitungskapazität weiter aufzustocken und die System-Verlustleistung zu verringern.

In diesem Szenario kommt es darauf an, den parallelen Zugriff auf die Verarbeitungsressourcen zu ermöglichen, sodass sich die Fähigkeiten des Bausteins in vollem Umfang ausreizen lassen. Entscheidend ist, dass die SoC-Architektur die entsprechenden Fähigkeiten innerhalb der Chip-Infrastruktur bietet, damit die Kapazität der internen Verbindungsressourcen alle Möglichkeiten der Multicore-Technik ins Spiel bringen kann.

Die unkomplizierteste Möglichkeit, diese Vorgabe umzusetzen, ist ein großes Koppelfeld (Crosspoint Matrix). Eine solche Lösung birgt aber Nachteile in Bezug auf die Leistungsaufnahme und die Kosten, da ein großer Teil eines solchen Koppelfelds zu jedem Zeitpunkt ungenutzt ist. Im Gegensatz dazu stellt ein ausgefeilteres On-Chip-Netzwerk lokale Übertragungskapazität für eng miteinander verflochtene Elemente zur Verfügung, während diese lokal gebündelten Funktionen untereinander durch einen gemeinsamen Kommunikations-Backbone miteinander verbunden sind.

Fortschreibung von Moore’s Law

Der Umstieg auf immer kleinere Prozessgeometrien hat stets entscheidend dazu beigetragen, dass Moore’s Law seine Gültigkeit behielt. Der Schritt zum 40-nm-Prozess ergab eine eindrucksvolle Performance-Steigerung. Mit der Umstellung auf 28 nm wird es genauso sein, doch die modernen Applikationen geben sich damit nicht zufrieden. Der größte Vorteil, den der Wechsel auf eine neue Prozessstufe mit sich bringt, besteht heute in der Möglichkeit, noch mehr Funktionen einer Applikation in einem einzigen Baustein zu integrieren.

Dieser Wechsel ist somit auch ein grundlegender Wegbereiter für SoCs. Die erste und einleuchtendste Option, das höhere Integrationspotenzial zum Steigern der Performance zu nutzen, besteht im Hinzufügen weiterer programmierbarer Cores. Man unterscheidet grundsätzlich zwischen homogenen und heterogenen Multicore-Bausteinen. Homogene Multicore-Chips enthalten mehrere gleichartige Cores, während in heterogenen Bausteinen unterschiedliche Core-Typen kombiniert sind.

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