ESD und EMV Was bei ESD wirklich passiert

Autor / Redakteur: Nils Dirks * / Johann Wiesböck

Bei ESD-Prüfungen sind zuweilen „seltsame“ Effekte zu beobachten. Seltsam deshalb, weil oftmals nicht klar erkennbar ist, auf welchem Wege das ESD-Ereignis den beobachteten Störeffekt auslöst. In diesem Beitrag werden Kopplungsvorgänge mit Hilfe von Zeitbereichssimulationen (HFSS/AEDT) „sichtbar“ gemacht, um ein besseres Verständnis zu ermöglichen.

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Bild 1: Leiterplatte mit kreuzförmiger Leiterbahn – in der Mitte eingeprägter 10kV-Puls
Bild 1: Leiterplatte mit kreuzförmiger Leiterbahn – in der Mitte eingeprägter 10kV-Puls
(Bild: DCC)

Bei der Störfestigkeitsprüfung eines Systems spielen die sogenannten „weichen“ Ausfälle eine bedeutende Rolle. Im Gegensatz zu „harten“ Ausfällen, die in der Regel nur durch Reparatur zu beheben sind, führen die „weichen“ Ausfälle nur zu einer vorübergehenden System-Fehlfunktion. Diese kann von selbst verschwinden oder durch einen Bediener-Eingriff (Reboot bzw. Aus-Ein) beendet werden.

Während der „harte“ Ausfall häufig das Ergebnis einer direkten Einkopplung des ESD-Pulses in das dann zerstörte Bauteil ist, genügen für einen „weichen“ Ausfall deutlich geringere Energiemengen, wie sie in elektronischen Baugruppen allein durch parasitäre Kopplung im Umfeld eines ESD-Ereignisses auftreten können. Mehr dazu lesen Sie hier:

Es ist daher hilfreich zu verstehen, wie sich ein ESD-Puls in einer elektronischen Baugruppe ausbreitet und welche Kopplungen folglich zu erwarten sind. Alle wesentlichen Aspekte zu betrachten (Gehäuse, Lagenaufbau, Layout, Steckverbinder, Massesystem etc.) würde den Rahmen dieses Beitrags hoffnungslos sprengen, weshalb nachfolgend eine kleine aber interessante Leiterplattenstruktur untersucht werden soll.

In Bild 1 ist eine Leiterplatte zu sehen, die auf einer dünnen Isolationsschicht über einer Masseplatte liegt. Auf der Unterseite der Leiterplatte befindet sich eine Groundplane, auf der Oberseite eine kreuzförmige Leiterbahnstruktur. In der Mitte dieser Struktur wird von oben der ESD-Puls eingeprägt, das Erdungsband des „ESD-Simulators“ wird (abweichend von IEC 61000-4-2) der Einfachheit halber direkt an der Masseplatte kontaktiert. (In der Simulation wurde kein normkonformer ESD-Puls, sondern ein symmetrischer Puls mit 300ps Flankenzeit verwendet.)

Dies vereinfacht zum einen die Simulation, erleichtert aber vor allem die Interpretation der Ergebnisse, da weniger dem Prüfaufbau geschuldete Sekundär-Effekte auftreten. (Mehr dazu erfahren Sie im Seminar„EMV von Leiterplatten, Teil III“.)

Gemäß der in Bild 1 erkennbaren Orientierung der Raumachsen wurden die Enden der Leiterbahnstruktur als pX, mX, pY und mY (plus/minus X/Y) definiert, um sie eindeutig beschreiben zu können. Die Leiterbahnenden pX, pY und mY sind mittels eines Vias mit der GND-Plane verbunden, das Ende mX läuft leer. Neben der Leiterbahn in X-Richtung befinden sich symmetrisch in positiver und negativer X-Richtung zwei kurze Leiterbahnen, die jeweils am einen Ende mit 30 Ohm und am anderen Ende mit 5pF abgeschlossen sind.

Ergänzendes zum Thema
Seminartermine der EMV-Praxis 2015

Zum 20-jährigen Jubiläum der EMV-Praxis bietet Dirks Compliance Consulting ein neues Seminar „EMV von Leiterplatten, Teil III“ zum besonders günstigen „Jubiläumspreis“ an. Und wie schon seit zwei Jahrzehnten üblich, kommt die EMV-Praxis zu Ihnen: An fünf verschiedenen Veranstaltungsorten im deutschsprachigen Raum finden die Seminare im ersten Halbjahr 2015 statt. Zum ersten Mal werden die Seminare „EMV von Leiterplatten“ auch in englischer Sprache öffentlich angeboten. Alle Termine und Informationen zu den Seminaren finden Sie unter www.emv-praxis.de.

Dies ist eine sehr einfache Modellierung einer Leiterbahn, die am einen Ende von einem CMOS-Treiber getrieben wird (30 Ohm) und am anderen Ende in einen CMOS-Eingang führt (5pF). Anhand dieser beiden kurzen Leitungen soll das Nebensprechen untersucht werden, das durch den ESD-Puls hervorgerufen wird.

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