GaN-Leistungsalbleiter Vorteile von GaN-FET-Modulen gegenüber Silizium-Pendants

Autor / Redakteur: Narendra Mehta * / Gerd Kucera

Der Beitrag zeigt, wie sich mit GaN-Halbleitern die Energieeffizienz, Leistungsdichte und Lösungsabmessungen von Gleichspannungswandlern der nächsten Generation verbessern lassen.

Bild 1: Anschlussbelegung eines auf GaN-FETs basierenden Leistungs-Bausteins.
Bild 1: Anschlussbelegung eines auf GaN-FETs basierenden Leistungs-Bausteins.
(Bild: TI)

Feldeffekt-Transistoren (FETs) auf der Basis von Galliumnitrid (GaN) finden zunehmend Einsatz als nächste Generation von Hochleistungs-Bauelementen für Leistungselektronik-Systeme. GaN-FETs ermöglichen deutlich gesteigerte Leistungsdichten infolge der geringen Verluste, die auf die hohe Ladungsträger-Mobilität im 2DEG-Kanal (Two-Dimensional Electron Gas) zurückzuführen sind.

Die hohe kritische Feldstärke sorgt außerdem für eine hohe Durchbruchspannung. Da es sich bei GaN-FETs um Majoritätsträger-Bauelemente handelt, gibt es keine Sperrverzögerungsladung, was günstige Voraussetzungen für den Hochspannungs-Betrieb bietet.

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Alle genannten Eigenschaften ergeben eine gute Eignung für Leistungselektronik-Anwendungen, da beim Betrieb mit hohen Schaltfrequenzen geringere Verluste entstehen. GaN-Bausteine werden inzwischen auf bezahlbaren Silizium-Substraten gezüchtet, während bisher GaN on Sapphire oder Bulk GaN die Regel waren.

Somit werden GaN-FETs mehr und mehr Verbreitung in hocheffizienten, Platz beschränkten Gleichspannungswandler-Anwendungen mit 30 V und mehr finden.

Der folgende Artikel untersucht die Verlustmechanismen in einem hart geschalteten Gleichspannungswandler und zeigt, wie eine auf GaN-FETs basierende Leistungsstufe die Leistungsfähigkeit von Si-MOSFETs übertrifft. Hierzu wird eine 80-V-GaN-FET-Leistungsstufe mit 80-V-Silizium-Bausteinen verglichen.

Bei dem Baustein LMG5200 handelt es sich um ein GaN-basiertes 80-V-Halbbrücken-Power-Modul. Der Treiber und zwei 80-V-GaN-FETs sind hier in einem 6 mm x 8 mm großen QFN-Gehäuse integriert, das für Gate- und Leistungs-Schleifen mit außergewöhnlich niedriger Impedanz optimiert ist.

Die Eingänge sind 3-V-CMOS- und 5-V-TTL-kompatibel. Wegen der fehlenden Beständigkeit von GaN-Bausteinen gegen zu hohe Gate-Spannungen ist eine proprietäre Klemmschaltung vorhanden. Diese stellt sicher, dass die Gate-Spannung der GaN-FETs stets unter dem zulässigen Grenzwert bleibt. Der Baustein ergänzt die Vorteile diskreter GaN-FETs durch ein benutzer- und layoutfreundliches Gehäuse, das sich einfach in das finale Produkt integrieren lässt.

Der Chip LMG5200 erfüllt die Luft- und Kriechstrecken-Anforderungen von IPC-2221B und IEC60950 (Verschmutzungsgrad 1) ohne jedes Underfill-Material, denn der Mindestabstand zwischen Hoch- und Niedervolt-Anschlüssen ist größer als 0,5 mm.

Dies macht eine Leiterplattenherstellung mit Underfill entbehrlich, vereinfacht das Leiterplatten-Design entscheidend und senkt die Kosten. Die Anschlussanordnung erübrigt auch ein Via-in-Pad-Design, da zwischen den Power-Pins genügend Platz zum Anordnen von Vias frei ist. Darüber hinaus trägt dies dazu bei, die Komplexität und die Kosten der Leiterplatte zu verringern (Bild 1).

Die Verluste in Gleichspannungswandlern

Im diesem Abschnitt werden die Mechanismen skizziert, die Verluste in hart geschalteten Wandlern verursachen. Es kommt ein synchroner Abwärtswandler (Buck Converter) als Gleichspannungswandler zur Einsatz, um die Verluste in einem hart geschalteten Wandler zu vergleichen.

Das Verfahren, nach dem die Verlustmechanismen gegenübergestellt werden, ist auch auf andere hart geschaltete Wandler anwendbar. Die in Schaltwandlern auftretenden Verluste lassen sich grob in Leitungs- und Schaltverluste einteilen. Der Großteil der Schaltverluste fällt im high-seitigen MOSFET an. Die Leitungsverluste dagegen sind eine Funktion des Tastverhältnisses und teilen sich auf die high- und low-seitigen Bauelemente auf.

Bei Gleichspannungswandlern mit geringem Tastverhältnis entstehen im low-seitigen FET höhere Leitungsverluste, die sich entsprechend dieser beiden Formeln berechnen lassen:

PCOND(HS) = RDS(ONHS) x I2RMS(HS)

PCOND(LS) = RDS(ONLS) x I2RMS(LS)

Darin sind RDS(onLS) und RDS(onHS) die Einschaltwiderstände des low-seitigen und des high-seitigen FET, während IRMS(LS) und IRMS(HS) die low- und high-seitigen Effektivströme angeben. Die Schaltverluste durch die Überschneidung des Stroms IDS und der Spannung VDS treten im High-Side-Teil eines Buck-Wandlers auf und lassen sich mit dieser Formel abschätzen:


PSWHS = VIN x IOUT x fOUT x fSW x tSW

Darin steht tSW für die Schaltzeit. Darin enthalten sind die Strom-Kommutierungszeit im FET und die Zeit, die die Drain-Source-Spannung des FET benötigt, um beim Ab- und Einschalten um VIN zu steigen bzw. zu fallen. Im low-seitigen FET fallen keine Schaltverluste an, da das Ein- und Abschalten im Spannungsnulldurchgang erfolgt (Zero Voltage Switching – ZVS). Die tatsächlichen Kurven beim Schalten induktiver Lasten sind jedoch komplizierter als in Bild 3 dargestellt.

Der Fehler in den berechneten Verlusten ist jedoch hinnehmbar, solange für das Ein- und Abschalten die korrekte Schaltzeit angesetzt wird.

Die GaN-basierte Konstruktion des Bausteins ermöglicht sehr kurze Schaltzeiten, weil bei gleichem RDS(on) die Gate- und Ausgangskapazitäten gering sind. Wie in Bild 4 erkennbar ist, liegt die Schaltzeit der GaN-FET-Leistungsstufe unter 1 ns, verglichen mit 6 ns bei einem Si-FET mit vergleichbarer Durchbruchspannung (Si7852DP).

Die steileren Schaltflanken sorgen dafür, dass die Schaltverluste in einem GaN-Modul wesentlich geringer ausfallen als in einem auf Si-MOSFETs basierenden Abwärtswandler. Zu beachten sind auch die minimalen Überschwinger in den Kurven, die am Schalt-Knoten der GaN-FET-Leistungsstufe aufgezeichnet wurden. Dies ist auf die extrem geringe Induktivität der Leistungsschleife von unter 300 pH zurückzuführen. Die Induktivität der Gate-Schleife und der gemeinsamen Source-Leitung werden durch das Gehäuse der GaN-FET-Leistungsstufe ebenfalls auf weniger als 200 pH reduziert. Hohe parasitäre Induktivitäten in diesen Schleifen können erhebliche Verluste verursachen.

Abgesehen von den high-seitigen Ein- und Abschaltverlusten ist die erzwungene Kommutierung der Body-Diode der low-seitigen MOSFETs eine signifikante Ursache für Schaltverluste in Hochvolt-Gleichspannungswandlern. Dieser Verlust geht hauptsächlich auf die Sperrverzögerungsladung des als Freilauf-Baustein dienenden low-seitigen FET zurück. Er lässt sich mit Formel 4 berechnen:


PRR = fSW x QRR x VIN

GaN-Halbleiter sind dagegen Majoritätsträger-Bauelemente, sodass bei ihnen keine durch die Sperrverzögerung bedingten Verluste auftreten.

Die Body-Diode des low-seitigen MOSFET leitet während der Totzeit. Hierdurch entsteht in dieser Diode ein Verlust, der auf ihre Vorwärtsspannung zurückzuführen ist. GaN weist im dritten Quadranten eine höhere Vorwärtsspannung auf (VSD = 2 V bei 10 A für den LMG5200, verglichen mit ca. 1 V bei Si-FETs). Deshalb kommt es im GaN-Baustein während der Totzeit zu einem höheren Verlust. Zu dessen Minimierung ist es wichtig, für eine kurze Totzeit zu sorgen. Berechnen lässt sich der auf die Body-Diode zurückzuführende Verlust gemäß der nachfolgend gezeigten Formel 5:


PBD = fSW x VSD x IOUT x (TDEADON+TDEADOFF)

Die in der Ausgangskapazität des MOSFET gespeicherte Energie wird während des Einschaltens abgeführt. Da die Ausgangskapazität in hohem Maße von der Drain-Source-Spannung bestimmt wird, lässt sich dieser Verlust (PCAP) am besten entsprechend der Formel 6 berechnen (darin steht QOSS(VIN) für die bei der Eingangsspannung ermittelte Ausgangsladung des MOSFET):


PCAP = fSW x QOSS x (VIN) x VIN

GaN-Bausteine weisen bei gleichem RDS(on) eine geringere Ausgangskapazität auf als Si-Produkte, sodass ihr PCAP-Verlust erheblich niedriger ausfällt. Auch Gate-Treiber-Verluste tragen zu den Schaltverlusten bei. Eine detaillierte Erklärung der mit dem Gate-Treiber zusammenhängenden Verluste findet sich im Applikations-Report zum LM5113.

Abgesehen von den in diesem Beitrag beschriebenen und mit den aktiven Bauelementen zusammenhängenden Verlusten in einem hart geschalteten Abwärtswandler treten auch Verluste im Zusammenhang mit der Drossel auf. Neben Kernverlusten handelt es sich dabei um AC- und DC-Wicklungsverluste, die bei der Berechnung des Systemwirkungsgrads ebenfalls berücksichtigt werden sollten.

Effizienzsteigerung gegenüber Silizium

In Bild 5 ist der Effizienzunterschied zwischen einem 48-V/12-V-Abwärtswandler auf Basis des Bausteins LMG5200 und einem Abwärtswandler mit 80-V-Si-MOSFETs dargestellt. Während der LMG5200 mit 1 MHz schaltet, beträgt die Schaltfrequenz der Si-basierten Implementierung 250 kHz bzw. 800 kHz. Wie man sieht, bringt es der LMG5200 über den Lastbereich auf einen höheren Wirkungsgrad als die mit niedrigerer Frequenz (800 kHz anstatt 1 MHz) schaltende Silizium-Lösung.

Dies deutet auf die Tatsache hin, dass die Schalt- und Leitungsverluste in der GaN-FET-Leistungsstufe erheblich geringer sind als in dem MOSFET mit ähnlichen Kenndaten. Wird der auf Si-MOSFETs basierende Wandler auf eine Schaltfrequenz von 250 kHz umgerüstet, liegt er bei geringer Last erwartungsgemäß mit seinem Wirkungsgrad vorn. Sobald jedoch der Laststrom auf 4 A ansteigt, weist die GaN-FET-Leistungsstufe mit 1 MHz Schaltfrequenz einen deutlich höheren Wirkungsgrad auf.

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Ein Vergleich der GaN-FET-Leistungsstufe mit der Silizium-Lösung mit 800 kHz ergibt, dass die Effizienz der GaN-FET-Leistungsstufe über einen weiten Laststrombereich hinweg deutlich größer ist, obwohl die Schaltfrequenz 1 MHz beträgt.

Vergleicht man den beobachteten Wirkungsgrad des hart geschalteten Abwärtswandlers mit den berechneten Ergebnissen, so stellt man fest, dass die Berechnungen innerhalb der Fehlermarge für das verwendete vereinfachte Modell liegen (Bild 6).

Zusammenfassung: GaN-Leistungs-FETs lassen sich aufgrund ihrer extrem geringen Gate-Ladung und Ausgangskapazität mit extrem hohen Frequenzen schalten, wobei deutlich niedrigere Schaltverluste und ein höherer Wirkungsgrad als bei Silizium-FETs zu verzeichnen sind.

Die 80-V-GaN-FET-Leistungsstufe LMG5200, wurde für Anwendungen optimiert, die hohe Effizienz und/oder kleinen Abmessungen erfordern. Das fortschrittliche Gehäuse vereinfacht die Fertigung und das Leiterplatten-Design erheblich und senkt gleichzeitig die Kosten. Der Baustein LMG5200 kann die Leistungsfähigkeit einer breiten Vielzahl von Anwendungen verbessern helfen und zusätzlich die Umstellungsrisiken verringern.

* Narendra Mehta ist Senior Systems Engineer GaN Products High Voltage Power Solutions bei Texas Instruments, Santa Clara.

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