Störfestigkeit untersuchen

Vom Gerätetest zu einem IC-Testsystem, Teil 2/2

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Breites Spektrum von ICs reproduzierbar testen

Ziel der Definition eines Prüfpulses für den Störfestigkeitstest von ICs ist es, ein möglichst breites Spektrum von ICs mit unterschiedlicher Strukturbreite reproduzierbar testen zu können. Strukturbreitenabhängig ändert sich die interne Verarbeitungsgeschwindigkeit eines ICs. Ein in grober Struktur gefertigter IC ist gegenüber Störereignissen träge. Zur Beurteilung der ICs kann die dynamische Schaltschwelle/Störschwelle zu Grunde gelegt werden. Im Bild 3 ist auf der X-Achse die Pulsbreite T des Störpulses, auf der Y-Achse die Störschwelle dargestellt. Für breite Pulse >1,5 ns ist die Störschwelle nahezu konstant (statische Störschwelle).

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Für kurze Pulse <1,5 ns steigt die Störschwelle an: Der IC wird unempfindlich (dynamische Störschwelle). Die Grenze des Übergangs statisch/dynamisch ist abhängig von der Strukturbreite. Aus Bild 3 ist ableitbar, dass die Pulsbreite der Testgeneratoren für den IC-Test >1,5 ns sein muss. Allerdings ist die Grenze fließend, sodass Pulsbreiten von <1,5 ns für entsprechend schnelle ICs möglich sind. Für ein reproduzierbares Testergebniss ist die Pulsbreite für IC-Tests so zu wählen, dass man sicher im linearen Bereich, also in den Bereich der statischen Störschwelle liegt.

Mit zunehmendem technologischem Fortschritt verringern sich die Strukturbreiten und der Übergang vom statischen zum dynamischen Bereich verschiebt sich in Richtung kürzerer Pulsbreiten. Folglich lassen sich die heute im statischen Bereich liegenden Testimpulse auch für ICs zukünftiger schnellerer Technologien verwenden. Umgekehrt besitzen ICs mit kleineren Strukturen aufgrund niedrigerer Versorgungsspannung auch geringere Störschwellen. Somit wird die Bedeutung der Störfestigkeitstests weiter steigen.

Entsprechend den Vorbetrachtungen sollten Pulsquellen mit niedriger und mit hoher Impedanz zur Verfügung stehen. Die Pulsquelle mit niedriger Impedanz (Probe P2xx) ist Ursache für den Test von Versorgungsanschlüssen. Dazu wird der Stütz-Kondensator in der zu prüfenden Schaltung entfernt. Er wird durch den Kondensator CP der sich in der Probe befindet ersetzt. Die Pulsquelle mit hoher Impedanz (Probe P3xx) nutzt man, um Signalleitungen zu beaufschlagen.

Bei der Probe P2xx liegt die Pulsbreite aus Vorder- und Rückflanke bei 1,2 ns/3,5 ns und damit im Bereich der statischen Störschwelle. Bei der Probe P3xx liegt die Pulsbreite aus Vorder- und Rückflanke mit 1 ns/20 ns ebenfalls im Bereich der statischen Störschwelle. Bei einem Kurzschluss verringert sich die Pulsbreite der Probe P3xx auf 2 ns. Damit liegt die Pulsbreite ebenfalls im Bereich der statischen Störschwelle. Durch interne Einschwingvorgänge verbreitert sich der Störpuls weiter.

Im Bild 7 sind die pingranularen Störschwellen eines ICs dargestellt. Mit etwas vergleichender Erfahrung kann man erkennen, welche Pins extrem anfällig sind. Exponierte Pins sollten > ±15 V Störschwelle der Low-Impedanz-Quelle aushalten und > ± 150 V der High-Impedanz-Quelle.

Die Simulation mit IC-Testpulsen

Zur Abschätzung der beschriebenen Testpulse lassen sich die Simulationsmodelle der Testpulse (Stimuli) nutzen [2]. Damit ist jeder Hersteller von ICs oder ASICs in der Lage, sich mit der vorgeschlagenen Testmethode auseinander zu setzen. Interessant ist, was im Inneren der ICs während der Störbeeinflussung passiert und welche Schaltungsteile in welcher Form beeinflusst werden. Dabei spielen interne parasitäre Elemente wie Leitungsinduktivitäten, parasitäre Kapazitäten und natürlich die realen Schutzstrukturen, die nur der IC-Hersteller kennt, eine wesentliche Rolle.

Bei der Fehleranalyse spielen neben der Signalverfälschung auch Störvorgänge im internen Versorgungssystem eine entscheidende Rolle. Externe Signalverfälschungen lassen sich mit verschiedenen Designmaßnahmen wie Telegrammwiederholungen oder Fehlerkorrektur kontrollieren. Nicht kontrollieren lässt sich, wenn das Störereignis dazu führt, dass ein Teil der internen Versorgung zusammenbricht oder ins Schwingen gerät. Damit wird die Gesamtfunktion des ICs beeinträchtigt.

Bei einer Prüfspannung von 100 V entsteht im IC die Störspannung V(int) (Bild 4). Über die Schutzdiode D1 fließt der Strom I(D1). Der Strom lädt die Corekapazität um. Es entsteht im Inneren des ICs ein Einschwingvorgang auf dem Versorgungssystem V(Vdd-Core, Vss-Core). Die Corespannung bricht dabei von 3,3 V auf 1,8 V ein und kann zum Ausfall des ICs führen.

Im Bild 9 ist das LTSpice-Modell der Low-Impedance-Probe P201 /2/ an das Vdd-Pin der IC-Ersatzschaltung angeschlossen. Der Stützkondensator C1 wurde entfernt und durch die Probe P201 ersetzt. Weiterhin wurde das Versorgungssystem mit der Induktivität L6 entkoppelt. In der Probe P201 wurde eine Störspannung von -10 V eingestellt. Der Störvorgang erzeugt am Vdd-Pin einen Spannungseinbruch bis -4 V (Bild 12). Der Störstrom fließt hauptsächlich über die Power-Clamp D3 und die Core-Kapazität C2 zu Vss ab. Dabei bricht die Corespannung V(Vdd-Core, Vss-Core) bis auf -1,2 V ein. Die Funktion des ICs wird mit Sicherheit gestört.

Im Bild 10 ist das LTSpice-Modell /2/der High-Impedance-Probe P301 an den Eingang einer vereinfachten IC-Ersatzschaltung angeschlossen. Der Eingang besteht aus den Schutzdioden D1 und D2, die mit dem Vdd und Vss-System des ICs verbunden sind. Den Core des ICs verkörpert die Ersatzkapazität C2 (100 pF). Die wichtigsten Schaltungselemente werden durch L1 bis L4 und R1 bis R5 und D1 bis D3 realisiert. Die Power-Clamp D3 schützt den Core vor Überspannung.

Aus der Verbindung von LTSpice Simulation und Tests mit realen ICs und Probes (P201 und P301) sind effiziente Entwicklungswerkzeuge vorhanden, die EMV-Eigenschaften von ICs zu untersuchen und zielgerichtet zu verbessern. Durch die Verfügbarkeit der LTSpice-Modelle der Testgeneratoren wird der Zugang für die IC-Hersteller zum beschriebenen Testverfahren vereinfacht. In der Zukunft sollte es möglich sein, die EMV-Eigenschaften schon zu Entwicklungsbeginn von ICs spezifizieren zu können.

Literatur

[1] ELEKTRONIKPRAXIS 19/2016, S.78 f.

[2] LTSpice-Simulationsmodelle für IC-Testpulse P201 / P301: https://langer-emv.com/de/category/simulation/76

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