Unterschiedliche Chips in kleiner Stückzahl auf einem Wafer

| Redakteur: Julia Schmidt

Multi-Project Fan-Out Wafer: Das individuelle Packaging für sechs Kunden auf einem Wafer.
Multi-Project Fan-Out Wafer: Das individuelle Packaging für sechs Kunden auf einem Wafer. (Bild: Fraunhofer IZM | Volker Mai)

Das Fraunhofer IZM schließt sich der Plattform EUROPRACTICE IC Service an: Ziel ist es das Fan-out Wafer Level Packaging (FOWLP) für elektronische Bauelemente auch in kleiner Stückzahl verfügbar und bezahlbar – und damit für Forschungsinstitute, Universitäten und KMUs interessant zu machen.

Indem bis zu zehn Kunden ein individuelles Fan-out Wafer Level Packaging für ihre ICs oder anderen Komponenten auf einem Multi-Project Wafer realisieren, können die Kosten deutlich reduziert werden. Die Entwicklungskosten werden geteilt und damit bezahlbar. Anstatt eine ganze Tafel Schokolade zu kaufen, tut man sich mit Anderen zusammen und kauft eine Pralinenschachtel – jeder zahlt seinen Anteil des Preises und bekommt seine Wunschpraline.

Die Zielgruppe für eine derartige Vorgehensweise sind alle, die nicht in Massen produzieren, sondern Prototypen benötigen, insbesondere also Forschungsreichrichtungen, Universitäten oder Unternehmen, die etwas ausprobieren wollen. Die Plattform EUROPRACTICE IC Service wurde 1995 mit dem Ziel gegründet, kleinen Unternehmen und Forschungsinstituten dabei zu helfen, Siliziumchips in geringer Stückzahl zu produzieren. Seit 2019 ist nun das Fraunhofer IZM Mitglied. Dadurch kann die Plattform neben der Herstellung von elektronischen Chips, jetzt auch Advanced Packaging nach der Multi-Project-Wafer-Methode anbieten.

Der Weg zum individuellen Chip-Package

Jeder, der ein Packaging für weniger als 100 elektronische Komponenten benötigt, ist angesprochen: Als erstes müssen sich die interessierten Kunden bei Europractice auf der Webseite registrieren. Es wird eine Vertraulichkeitsvereinbarung unterzeichnet und anschließend die Materialdaten ausgetauscht.

Der Kunde bekommt einen Foliensatz mit Designrichtlinien, auf deren Basis er sein individuelles Packaging-Design in Zusammenarbeit mit den Experten von Fraunhofer entwirft. „Extrawünsche, wie z.B. eine kleinere Packageoutline, sind möglich“, betont Dr. Tanja Braun, Gruppenleiterin am Fraunhofer IZM, „– kosten aber extra.“ Dann wird das Packaging der elektronischen Chips in den Reinräumen des Fraunhofer IZM realisiert. Nach ungefähr vier Monaten erhält der Kunde schließlich seine verpackten Chips.

Anstatt die Gesamtkosten für das Packaging eines ganzen Wafers zu zahlen, muss der Kunde nur die Stückzahl bezahlen, die er tatsächlich braucht. Er zahlt beispielsweise für 20 bis 30 Chips nur ein Zehntel des Preises – und hat genug Prototypen, um zu experimentieren.

2019 – Early Access Run

Außerdem profitieren die Interessenten von der aktuellsten Packaging-Technologie, die es gerade auf dem Markt gibt: Dem Fan-out Wafer Level Packaging. Technologische Basis des FOWLP ist ein rekonfigurierter, gemoldeter Wafer mit eingebetteten Chips und einer Dünnfilm-Umverdrahtungslage, die zusammen ein SMD-kompatibles Package zu ergeben.

Die Hauptvorteile des FOWLP sind ein sehr dünnes, weil substratloses Package, der geringe thermische Widerstand, gute HF Eigenschaften aufgrund kurzer und planarer elektrischer Verbindungen zusammen mit einer bumplosen Chipverbindung anstelle von Drahtbonds oder Lötkontakten.

Dieses Jahr geht die Zusammenarbeit von EUROPRACTICE und Fraunhofer IZM mit einem Early Access Run an den Start: Sechs bis zehn Kunden sollen sich einen Wafer teilen und so kostengünstig ihre Prototypen fertigen.

Ist eine europäische Mikroelektronik-Plattform der Schlüssel zum Erfolg?

Ist eine europäische Mikroelektronik-Plattform der Schlüssel zum Erfolg?

17.12.18 - Die aktuellen Maßnahmen der Bundespolitik bezüglich der Förderung der Mikroelektronik gehen in die richtige Richtung – aber sind diese intensiv genug? Prof. Hubert Lakner, Vorsitzender des Lenkungskreises der Forschungsfabrik Mikroelektronik Deutschland (FMD), im Interview über die politische Situation in Deutschland. lesen

Chipfertigung mit EUV: TSMC und Samsung preschen vor, Intel fällt zurück

Chipfertigung mit EUV: TSMC und Samsung preschen vor, Intel fällt zurück

19.10.18 - Samsung und TSMC starten die Serienproduktion von Chips mit 7-nm-Strukturbreite, bei denen erstmals extrem ultraviolettes Licht (EUV) für die Wafer-Belichtung zum Einsatz kommt. Im April 2019 will TSMC zudem die Risk Production für 5-nm-Chips anlaufen lassen – ebenfalls mit EUV. Derweil kämpft Intel weiter mit seiner 10-nm-Fertigung. lesen

Kommentar zu diesem Artikel abgeben

Schreiben Sie uns hier Ihre Meinung ...
(nicht registrierter User)

Zur Wahrung unserer Interessen speichern wir zusätzlich zu den o.g. Informationen die IP-Adresse. Dies dient ausschließlich dem Zweck, dass Sie als Urheber des Kommentars identifiziert werden können. Rechtliche Grundlage ist die Wahrung berechtigter Interessen gem. Art 6 Abs 1 lit. f) DSGVO.
Kommentar abschicken
copyright

Dieser Beitrag ist urheberrechtlich geschützt. Sie wollen ihn für Ihre Zwecke verwenden? Kontaktieren Sie uns über: support.vogel.de/ (ID: 45965303 / Halbleiterfertigung)