TSMC plant Volumenproduktion von Chips im 3-nm-Verfahren bis 2022

Redakteur: Sebastian Gerstl

Trotz Coronakrise hat TSMC zeitgerecht die Massenproduktion von Chips im 5-nm-Verfahren anlaufen lassen können. Auf seinem Technology Symposion legte der Chip-Auftragsfertiger zudem die Pläne für die nächsten Fertigungsgenerationen offen. Bereits in zwei Jahren soll die Volumenproduktion von Chips im 3-nm-Verfahren anlaufen.

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C.C: Wei, CEO von TSMC: Auf seinem Technology Symposium gab weltweit größte Auftragsfertiger Details für seine Founry-Roadmap preis.
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(Bild: TSMC)

TSMC liegt nach eigener Aussage voll im Plan, wie angekündigt die Produktion von Chips im 5-nm-Verfahren weiter hochzufahren. Das gab das Unternehmen im Rahmen seines Technology Symposiums bekannt.

Demnach sei die hauseigene N5-Technologie für Chips mit Strukturgrößen von 5 nm in diesem Jahr trotz der unvorhergesehenen Coronakrise planmäßig in die Volumenproduktion gegangen. Die Reduzierung der Defektdichte schreite demnach schneller voran als bei der vorherigen Generation, da die Fertigungskapazität schnell steigt. N5 biete laut TSMC einen Leistungszuwachs von 15 % oder eine Leistungsreduzierung von 30 % und eine Steigerung der Logikdichte um bis zu 80 % gegenüber der vorhergehenden N7-Technologie.

Verbesserungen „in nahezu allen Strukturbereichen“

Generell habe man Verbesserungen in nahezu allen Bereichen der Fertigung bei TSMC erreichen können. So bietet der Auftragsfertiger fortan eine optimierte Fertigung in 12 nm (N12e) an, die eine aktuelle Fertigung in 22ULL (22 nm, Ultra Low Voltage) ablösen soll. N12e basiert auf der etablierten 12FFC+_ULL-Fertigung, bietet jedoch zusätzliche Optimierungen. Mit N12e spricht TSMC IoT- und Edge-Hardware an, die besonders effizient betrieben werden soll

Im Vergleich zu 22ULL soll N12e Chips bei gleicher Leistungsaufnahme um 49 % schneller machen. Die Packdichte der Transistoren steigt um 76 %. In N12e gefertigte Chips sind bei gleicher Leistung um 55 % sparsamer. Da immer mehr SRAM in solchen Chips zum Einsatz kommt, ist dessen Integration, bzw. Fertigung von entscheidender Bedeutung. Leakage im SRAM konnte um 50 % reduziert werden, was die Leistungsaufnahme reduziert. Mittels N12e hergestellte Chips können mit Spannungen von 0,4 V betrieben werden und sind daher besonders sparsam

Zugpferde: N5-Verbesserungen bereits 2021, N3 ab 2022

Aufbauend auf der ursprünglichen N5 plant TSMC, im Jahr 2021 eine verbesserte N5P-Version auf den Markt zu bringen, die einen zusätzlichen Geschwindigkeitsgewinn von 5% und eine Leistungssteigerung von 10% verspricht. Eine weitere Optimierung der 5-nm-Technologie, der sogenannte N4-Prozess. N4 soll ab dem vierten Quartal 2021 weitere Verbesserungen bei Leistung, Leistung und Dichte bieten, um eine breite Palette von Produktanforderungen abzudecken.

Der nächste entscheidende Schritt soll mit dem N3-Prozess folgen, der die Serienfertigung im 3-nm-Verfahren ermöglicht. Dieser soll eine weitere Leistungssteigerung von bis zu 15 %, eine Leistungsreduzierung von bis zu 30 % und eine Steigerung der Logikdichte von bis zu 70 % gegenüber N5 aufbieten. Die Risikofertigung von Chips im N3-Verfahren soll im vierten Quartal 2021 starten. 2022 soll dann die Volumenproduktion folgen.

TSMC hat vor, bei der Transistortechnologie vorläufig bei FinFET zu bleiben. Das gibt mehr Planungssicherheit, dürfte aber bei der Verkleinerung der Strukturgrößen bald auf Hindernisse stoßen. Samsung nutzt etwa ab 3 nm GAAFET (Gate all around) mit Nanodrähten. Laut dem koreanischen Halbleiterhersteller sollen. Laut Roadmap sollen die im 3nm-Node-Verfahren gefertigten Chips im Laufe des Jahres 2023 marktreif sein.

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