SuperVia: Auf dem Weg zum (Sub-)3nm-Technologieknoten

| Autor: Michael Eckstein

Vorteile des SuperVia: Geringere Track-Höhe und verbesserte Leistungsverteilung

„SuperVia könnte ein wesentliches Werkzeug sein, um die Anzahl der Metallbahnen auf 4,5 zu skalieren“, erklärt Tokei. In einer Zelle mit 4,5 Tracks und Standard-Via-Zellendesign wird das interne Routing durch die große Dichte an Vias in jeder Metallschicht sehr anspruchsvoll. Durch das Umgehen von Metall-Zwischenschichten könne der Einsatz von SuperVias die Zahl der Leiterbahnen verringern und zu einer „Entstauung“ beitragen, erklärt der imec-Forscher. Dies wiederum können dazu beitragen, Designs zu erleichtern, da sekundäre Konstruktionsregeln – zum Beispiel für Metal-Tip-to-Tip-Strukturen – in den Metallschichten gelockert werden könnten.

Nach Ansicht der imec-Forscher lassen sich mit SuperVias auch im Substrat „vergrabene“ Stromschienenstrukturen („Power Rails“) realisieren sein – „ein weiterer Scaling Booster für zukünftige Technologieknoten“, ist Tokei überzeugt. Die Schienen versorgen die verschiedenen Komponenten des Chips mit Strom. In herkömmlichen Designs liegen die Metallleiter oberhalb der integrierten Transistoren (Schichten Mint und M1 in der Abbildung). Dort nehmen sie jedoch viel Platz ein, was den Zugang zu den Pins erschwert.

In einem SuperVia-Design könnten die Stromschienen im Front-End-of-Line des Chips vergraben werden. „Dadurch lassen sich Routing-Ressourcen für die Verbindungen freisetzen – und auch die Höhe der Standardzellen verringern“, sagt Tokei. Eine der Herausforderungen bestehe jedoch darin, die Stromschiene selbst mit Strom zu versorgen, da diese nun tief vergraben liegt. „Genau hier kann das SuperVia mit seinem hohen Breite-zu-Höhe-Verhältnis Abhilfe schaffen“, erklärt der imec-Spezialist.

Erster Proof-of-Concept: 40% geringerer Widerstand

Wenn man Standardzellen verkleinert, verkürzt dies die Länge der Verbindungen in jeder Metallschicht – ihr elektrischer Widerstand sinkt. Damit ändert sich jedoch auch das Verhältnis zum Widerstand der vertikalen Durchkontaktierungen – der Einfluss der Vias nimmt zu.

Erstmals konnte das imec nun die positiven Auswirkungen von SuperVia-Strukturen auf den Widerstand und die Kapazität der Verbindungsarchitektur in skalierten Standardzellen nachweisen. „Vergleicht man den Widerstand des SuperVia mit dem Widerstand eines regulären, gestapelten Vias mit äquivalenter Durchgangsfläche, so ist der Widerstand des SuperVia um 40% kleiner“, freut sich Tokei.

Dies könne damit zusammenhängen, dass im SuperVia-Design eine so genannte „Barrier/Liner“-Schnittstelle zwischen Durchkontaktierung und Metallschicht ausreicht, während im Stacked-Via-Szenario zwei Schnittstellen nötig seien. Auch der Kapazitätswert ist bei SuperVia kleiner, genauer gesagt um 10%. „Dies zeigt den positiven Einfluss von SuperVia auf das Problem der RC-Verzögerung“, sagt Tokei.

Prozessablauf und Herausforderungen bei der Fertigung

Das imec-Team hat in Zusammenarbeit mit seinen Partnern die ersten SuperVias mit hohem Höhe-zu-Breite-Verhältnis unter Verwendung eines selbstausrichtenden Integrationsschemas hergestellt, das aus verschiedenen Lithographie-, Ätz- und Metallisierungsschritten besteht. Der Prozess nutzt grundlegende Abläufe bisheriger Metallisierungsverfahren, mit denen die Metallschichten im Standard-CMOS-Fertigungsprozess hergestellt werden. „Dies senkt die Kosten, die durch das Einführen der SuperVia-Prozessschritte entstehen“, sagt Tokei.

Aktuell erfüllen die SuperVias noch nicht alle nötigen Technologiespezifikationen. Zu den Herausforderungen zählen beispielsweise die teilweise ungleichmäßige Struktur und Höhe der Vias – beides beeinflusst den elektrischen Widerstand. Für eine stabile Integration sind daher noch Verbesserungen in mehreren Schritten des Prozessablaufs erforderlich.

„Außerdem brauchen wir noch eine spezielle Messtechnik, um die verschiedenen Aspekte der SuperVia-Prozessentwicklung inline zu überwachen“, sagt Tokei. Dies werde Gegenstand zukünftiger Forschung und Entwicklung sein. Hinzu kommt: Heutige Standard-Design-Tools unterstützen SuperVia bislang nicht. „Auf lange Sicht wird SuperVia dazu beitragen, die Flächenskalierung für zukünftige Prozesstechnologien mit Knotengrößen von 3 nm und weniger fortführen zu können“, schließt der imec-Forscher.

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