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Sichere Datenübertragung auf Leiterplatten

| Autor / Redakteur: Dirk Müller * / Gerd Kucera

Systemschnittstellen mit hohen Datenraten sind sorgfältig zu planen und früh im PCB Design derart zu gestalten, dass sowohl Signal- als auch Power-Integrität gewährleistet sind. Der Beitrag zeigt, worauf zu achten ist.

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Bild 1: Zukünftige Datenübertragung mit mehr als zwei Werten pro Takt (PAM-4).
Bild 1: Zukünftige Datenübertragung mit mehr als zwei Werten pro Takt (PAM-4).
(Bild: FlowCAD)

Komplexe Systeme auf Leiterplatten erfordern heute die Übertragung großer Datenmengen in kurzer Zeit. Damit die Datenübertragung zwischen den Bausteinen auf der Leiterplatte mit hohen Datenraten fehlerfrei stattfindet, müssen viele Aspekte gleichzeitig berücksichtigt werden, die sich teilweise sogar gegenseitig beeinflussen. Zum einen ist die physikalische Implementierung der Signalleitungen und der Spannungsversorgung zu berücksichtigen, zum anderen gilt es, die Protokollebene mit den verschiedenen Übertragungsstandards zu beachten.

Internet of Things (IoT) oder Industrie 4.0 werden häufig als Treiber für die weiterhin steigenden technischen Anforderungen genannt, da bei den meisten Anwendungen aus diesen Bereichen zusätzlich eingebaute Sensoren in traditionelle Geräte den Kommunikationsbedarf deutlich erweitern. Die Messergebnisse sollen dem Anwender auf dem Smartphone oder im Browser angezeigt werden, um mit den zusätzlichen verfügbaren Informationen dann von der App auf dem Smartphone oder Tablett das Gerät einfacher zu steuern.

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Bei heutigen Geräten verdoppelt sich der Kommunikationsbedarf alle zwei Jahre. Als die Signalübertragung von parallelen Bussen auf serielle Links wechselte, änderte sich auch die Taktbereitstellung von einem separaten Clock-Signal auf der Leiterplatte zum Clock Data Recovery (CDR), einer Takterkennung aus den Datenmustern im Empfänger-IC. Mit der Verdoppelung des PCI-Express-Standards von 8 Gbps auf 16 Gbps in der PCIe-Version 4.0 werden die Augenöffnungen und Toleranzen extrem klein und erfordern optimale Layout-Strukturen.

Eine weitere Verdoppelung über diese physikalische Grenze hinweg erfordert eine andere kreative Lösung. Statt nur eines Bits (Null und Eins) sollen zukünftig mehr Informationen mit einem Takt (Unit Intervall) übertragen werden. Für Automotive Ethernet sollen drei Werte (PAM-3) und für Computerperipherie 56 Gbps (PAM-4) vier binäre Werte pro Takt (00,01,10,11) kodiert werden. Automotive Ethernet hat zwar nur eine Datenrate von 100 Mbps, aber die Einführung des dritten Wertes war aus EMV-Sicht notwendig. So kann sichergestellt werden, dass trotz hoher Datenrate Sicherheitsanforderungen in Personenfahrzeugen gewährleistet bleiben.

Für die verschiedenen Anforderungen wurden unterschiedliche Schnittstellen definiert, die sich für die schnelle Übertragung von großen Datenmengen eignen, etwa Live-Videos oder Messergebnisse. Zu den High-Speed-SerDes-Schnittstellen gehören Protokolle wie PCI Express (PCIe), HDMI, SFP+, Xaui, Infiniband, SAS, SATA und USB. Alle diese Schnittstellen haben gemeinsam, dass die Daten seriell über differenzielle Leitungspaare übertragen werden. Zum schnellen Speichern der Daten auf RAM-Bausteinen werden geschwindigkeitsoptimierte parallele Schnittstellen wie DDR2, DDR3, DDR4, LPDDR2, LPDDR3 verwendet.

Die technische Herausforderung liegt in der Komplexität der offenen Gesamtsysteme, die aus einem Datenübertragungsbaustein, der Übertragungsstrecke auf der Leiterplatte und ggf. Kabelverbindungen und einem fremden Empfänger bestehen. Der Empfänger muss bei einem seriellen Interface aus dem ankommenden Signal sowohl die Daten als auch den Takt herausfiltern.

In vielen Fällen liefert ein Hersteller nur einen Teil der Übertragungsstrecke und Peripheriegeräte werden vom Anwender angeschlossen. So werden bei der PCI-Express-Schnittstelle (Peripheral Component Interconnect) die Komponenten über Switches verbunden und können mit unterschiedlichen Datenraten kommunizieren. Die Übertragungsstrecke sollte alle im Standard festgelegten unterschiedlichen Übertragungsraten ermöglichen.

Auf der physikalischen Seite müssen die Leitungen derart gestaltet werden, dass ein sauberes Signal am Empfänger zur Verfügung steht, damit eindeutig zwischen Eins und Null unterschieden werden kann. Bei neuen Standards wie PAM-3 und PAM-4 (3- und 4-stufige Pulsamplitudenmodulation) sogar zwischen drei bzw. vier unterschiedlichen Pegeln. Die Design-Regeln für Signalintegrität sind den meisten Entwicklern bekannt. Hierzu gehören definierte Impedanzen im Lagenaufbau für eine gleichmäßige Übertragung, gleiche Leitungslängen ohne Phasenversatz, damit sich bei differentiellen Paaren die elektromagnetischen Störungen eliminieren. Geringe und gleiche Anzahl von Durchkontaktierungen (Vias) auf Leitungen eines Bussystems vermeiden Reflextionen durch Impedanzsprünge. Des Weiteren umgeht minimale Parallelität von Leitungen den Crosstalk zwischen unterschiedlichen Signalen.

Für alle Übertragungsstandards gibt es detaillierte Design Guidelines, die alle Regeln festlegen. Üblicherweise werden diese Regeln in den Constraint Manager des PCB Layout Tools übernommen, sodass der Design Rule Check (DRC) den Designer sofort auf Verletzungen dieser Regeln hinweist.

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