Samsung prescht vor: 3-nm-Fertigung, eMRAM und SAFE-Cloud-Chip-IDE

| Autor: Michael Eckstein

Evolutionsgeschichte: Bei MBCET liegen von Gate-Material ummantelte "Nanosheets"-Kanäle übereinander. Dies soll höhere Ströme ermöglichen.
Evolutionsgeschichte: Bei MBCET liegen von Gate-Material ummantelte "Nanosheets"-Kanäle übereinander. Dies soll höhere Ströme ermöglichen. (Bild: Samsung Electronics)

Samsungs will mit seiner 3-nm-EUV-Fertigung Silizium-basierte Halbleiter-Chips kleiner, schneller und viel sparsamer machen. Ab 2021 startet demnach die Massenproduktion. Speziell Fabless-Unternehmen sollen zudem von neuer Cloud-basierter Entwicklungsumgebung profitieren.

Gerade hat Intel stolz verkündet, ab 2021 erste 7-nm-Chips auszuliefern. Samsung Electronics scheint bereits zwei Schritte weiter zu sein: Im gleichen Jahr wollen die Südkoreaner bereits 3-nm-Gate-All-Around-(GAA-)Transistoren in Massen produzieren. Auch neuartige 3D-Packaging-Technologien sollen zum Einsatz kommen. Fabless-Unternehmen können ihre Chips zudem demnächst mithilfe der „SAFE“ genannten und Cloud-basierten Design-Umgebung entwickeln. Das haben Führungskräfte und Branchenexperten des Unternehmens auf dem Samsung Foundry Forum 2019 in den Santa Clara, Kalifornien bekannt gegeben.

Noch in der zweiten Hälfte dieses Jahres soll die Testproduktion (Risk Production) für einen von zwei geplanten 3-nm-EUV-Prozesse anlaufen. Nach eigenen Angaben hat Samsung im letzten Monat Version 0.1 seines Process Design Kits (PDK) für die initiale Fertigungsstufe veröffentlicht. Es soll Kunden einen frühen Start in die Designarbeit bei gleichzeitig verkürzter Bearbeitungszeit (Turnaround Time, TAT) zu ermöglichen. Auf diesen „3GAE“ (3 nm Gate-All-Around Early) genannten Schritt werde dann schon bald die optimierte Version 3GAP (Gate-All-Around Plus) folgen.

3nm vs. 7nm: Chipfläche und Stromverbrauch halbiert

Im Vergleich zur 7-nm-Technologie ist der 3GAE-Prozess laut Samsung so konzipiert, dass er bis zu 45% weniger Chipfläche bei 50% geringerem Stromverbrauch oder 35% mehr Leistung bietet. Einblicke in Samsungs Prozesstechnologie-Roadmap zeigen, dass das Unternehmen für seinen GAA-Prozessknoten vor allem auf Anwendungen wie Mobilfunk, Netzwerk, Automotive, Künstliche Intelligenz (KI) und IoT setzt.

Bisherige GAA-Transistoren auf Basis von Nanowire-Strukturen haben eine verhältnismäßig geringe effektive Kanalbreite, weshalb laut Samsung viele Schichten für einen effizienten Betrieb nötig seien. Samsungs patentierte GAA-Version MBCFET (Multi-Bridge-Channel FET) arbeitet mit so genannten Nanosheets – flache Strukturen, die im Gegensatz zum FinFET nicht vertikal stehen, sondern horizontal liegend geschichtet und von Gate-Material umschlossen sind. Dies soll gegenüber Nanowire-GAA einen höheren Strom je Stapel ermöglichen.

„Während FinFET-Strukturen die Anzahl der Lamellen diskret modulieren müssen, bietet MBCFET eine größere Designflexibilität durch die Steuerung der Nanosheet-Breite“, sagt Dr. ES Jung, President und Head of Foundry Business bei Samsung Electronics. Gleichzeitig können MBCFET und FinFET dieselbe Fertigungstechnologie nutzen. Dadurch sei es möglich, Prozessentwicklung und Produktionsanlauf zu beschleunigen.

Start der SAFE-Cloud-Entwicklungsumgebung

Darüber hinaus hat Samsung das „Samsung Advanced Foundry Ecosystem Cloud“ (SAFE-Cloud) Programm gestartet. Durch die Zusammenarbeit mit großen Anbietern von Public Cloud Services wie Amazon Web Services (AWS) und Microsoft Azure sowie führenden Unternehmen der Electronic Design Automation (EDA), darunter Cadence und Synopsys, will das Unternehmen damit den Kunden eine besonders flexible Designumgebung bereitstellen.

Bislang haben die meisten Foundry-Kunden die Design-Infrastruktur auf ihren eigenen Servern aufgebaut und verwaltet. Das SAFE-Cloud-Programm soll diesen Aufwand reduzieren. Die schlüsselfertige Designumgebung stellt umfangreiche Prozessinformationen (PDK, Entwurfsmethoden), EDA-Tools, Design Assets (IP, Bibliothek) und Design-Services bereit. Unter Verwendung der Plattform SAFE-Cloud konnte Samsung nach eigenen Angaben die Entwicklung seiner 7nm- und 5nm-Zellbibliotheken in Zusammenarbeit mit Synopsys beschleunigen. Darüber hinaus habe man mit dem koreanischen Fabless-Chipdesigner Gaonchips und Cadence die Designverifizierung auf Basis der Plattform erfolgreich abgeschlossen.

„Vorabinvestitionen in High-Performance-Computing (HPC)-Server und -Systeme können für ein Fabless-Unternehmen wie uns eine Herausforderung darstellen“, sagt Kyu Dong Jung, CEO von Gaonchips. SAFE-Cloud würde sich als sehr flexible Designumgebung anbieten, ohne dass Investitionen in zusätzliche Infrastruktur und reduziertes Design TAT erforderlich seien. „Ich erwarte, dass dieses Programm uns und der gesamten Fabless-Branche spürbare wirtschaftliche und technische Vorteile bringt.“

Prozesstechnologie-Roadmap und Packaging-Updates

Die Roadmap von Samsung umfasst vier FinFET-basierte Prozesse von 7 nm bis 4 nm, die die EUV-Technologie (EUV) sowie 3nm-GAA oder -MBCFET nutzen. In der zweiten Jahreshälfte will Samsung die Massenproduktion von 6-nm-Chips aufnehmen und die Entwicklung des 4-nm-Prozesses abschließen. Ebenfalls in der zweiten Jahreshälfte will Samsung seinen 5-nm-FinFET-Prozess fertiggestellt haben. Die Massenproduktion soll in der ersten Jahreshälfte 2020 starten.

Weitere Themen auf dem Foundry-Forum waren Samsungs stromsparender FD-SOI-Prozess (Fully Depleted Silicon on Insulator, auch FDS), seine embedded MRAM-Technologie (eMRAM) sowie moderne 3D-Packaging-Lösungen. So will das Unternehmen den Nachfolger seines 28FDS-Prozesses, 18FDS, noch in diesem Jahr fertiggestellt haben. Auch eMRAM mit 1 GBit Kapazität soll noch 2019 erhältlich sein.

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