RISC-V Summit: Open-Source-ISA wird salonfähig

| Redakteur: Michael Eckstein

Echtzeitfähig: Die PolarFire SoC-Architektur basiert auf RISC-V und stellt Entwicklern einen deterministischen CPU-Cluster zur Verfügung.
Echtzeitfähig: Die PolarFire SoC-Architektur basiert auf RISC-V und stellt Entwicklern einen deterministischen CPU-Cluster zur Verfügung. (Bild: Microchip)

Aktuell hat RISC-V nur einen winzigen Anteil der weltweit ausgelieferten Prozessor-IP. Doch die Akzeptanz der offenen, lizenzfreien Befehlssatzarchitektur steigt rasant: Immer mehr Unternehmen bringen interessante Design-Ansätze und -Lösungen für Embedded-Applikationen auf den Markt.

Die Open-Source-Befehlssatzarchitektur RISC-V findet immer mehr Anhänger und Unterstützer. Das zeigt der erste RISC-V Summit, der derzeit in San Jose im kalifornischen Silicon Valley stattfindet. Die Veranstaltung soll ab jetzt jährlich stattfinden. Prominente Teilnehmer sind beispielsweise Western Digital (WD), Microsemi respektive Microchip, Google, NXP, Qualcomm, Facebooks Chip-Design Group und Start-Up SiFive.

Der amerikanische Storage-Spezialist WD hatte schon frühzeitig angekündigt, dass er konsequent auf die sehr variable offene RISC-V-Befehlssatzarchitektur (ISA) setzt. Auf dem RISC-V Summit hat WD einen 32-Bit-Embedded-Core vorgestellt, den es als Controller für seine Flash-Festplatten (Solid-State-Drives, SSD) für den Consumer-Markt nutzen will. Die Produkte sollen nach Firmenangaben 2020 im Handel erhältlich sein. Sowohl der Prozessorkern als auch ein Protokoll für eine cache-kohärente Verbindung von RISC-V-Prozessoren will WD nach eigenen Angaben als Open-Source veröffentlichen. Darüber hinaus arbeite das Unternehmen bereits an einem 64-Bit-Kern.

SoC-FPGA: Fünf Kerne befeuern das Polarlicht

Microsemi, seit Mitte 2018 Tochter von Microchip, hat in Kalifornien die Architektur einer neuen Klasse von SoC-FPGAs vorgestellt. Die neuen PolarFire-FPGAs enthalten nach Angaben des Herstellers ein komplettes Mikroprozessor-Subsystem auf Basis der offenen, lizenzfreien RISC-V-Befehlssatzarchitektur.

Der RISC-Komplex von Microsemi enthält fünf Kerne. Vier davon verfügen über Speicherverwaltungs- und Gleitkommaeinheiten für Linux, der fünfte ist auf den Betrieb eines Realtime-Betriebssystems (RTOS) ausgerichtet. Der „kohärente Multicore-CPU-Cluster“ soll deterministisches asymmetrisches Echtzeit-Multiprocessing (AMP) für Linux-Plattformen unterstützen. Dazu haben die Entwickler die Sprungvorhersagefunktionen deaktiviert, zudem „laufen alle Kerne kohärent mit dem Speicher“.

Die zusammen mit dem Start-Up SiFive entwickelte Architektur verfüge zudem über ein flexibles 2-MByte-L2-Speichersubsystem, das sich als Cache, Scratchpad oder Direktzugriffsspeicher (DMA) konfigurieren lässt. Dies soll Entwickler in die Lage versetzen, deterministische Embedded-Echtzeitanwendungen gleichzeitig mit einem umfangreichen Betriebssystem auf einem System umzusetzen, das wenig Platz bietet und sehr energieeffizient arbeiten muss – beispielsweise vernetzte IoT-Systeme.

Neue Einsatzfelder verlangen nach erhöhter Flexibilität

Nach Ansicht von Microsemi entstehen durch das Zusammenwirken aufstrebender Technologien wie 5G, Maschinelles Lernen und Internet of Things (IoT) neue Anforderungen an signal- und datenverarbeitenden Systeme. Linux-basierte Architekturen würden Entwicklern in dieser Situation die nötige Flexibilität für das Designen ihrer Embedded-Systeme geben. Diese müssten einerseits die Anforderungen deterministischer Systeme erfüllen, andererseits besonders energieeffizient arbeiten, um auch in thermisch schwierigen Umgebungen eingesetzt werden zu können. Weitere Kriterien seien hohe Sicherheit und Zuverlässigkeit.

Die konfigurierbare Hardware von SoC-FPGAs in Kombination mit dem offenen Betriebssystem Linux ermöglicht eine weitreichende Anpassung der Systeme an bestimmte Applikationen. Oft verbrauchen die Bausteine jedoch zu viel Strom, bieten keine nachgewiesene Sicherheit und Zuverlässigkeit oder basieren auf unflexiblen und teuren Datenverarbeitungsarchitekturen, erklärt Microsemi.

Neue Plattform soll besonders energieeffizient sein

Die neue PolarFire-Architektur will diesen Missstand beseitigen. Die SoCs bieten laut Hersteller umfangreiche Debug-Funktionen, einschließlich Befehls-Trace, 50 Breakpoints, passive Laufzeit-konfigurierbare AXI-Bus-Monitore (Advanced eXtensible Interface) und FPGA-Fabric-Monitore sowie den 2-Kanal-Logikanalysator SmartDebug von Microchip.

Darüber hinaus umfasse die PolarFire-SoC-Architektur Funktionen für mehr Zuverlässigkeit und Sicherheit, z.B. Einzelfehlerkorrektur und Doppelfehlererkennung (SEC-DED) für alle Speicher, physischen Speicherschutz, einen sicheren Verschlüsselungs-Core mit differenzieller Leistungsanalyse (DPA), hochsicheres Booten und 128 KB Flash-Boot.

Eingebettet in Mi-V-Ökosystem

Die neue PolarFire-Baureihe erweitert das Mi-V-Ökosystem von Microchip und ist nach eigenen Angaben „für den mittleren Leistungsbereich“ vorgesehen. Sie soll Mitte 2019 auf den Markt kommen. Die Evaluierung und Entwicklung mit PolarFire-SoCs wird über die antmicro Renode-Systemmodellierungsplattform unterstützt, die jetzt in Microchips integrierte Entwicklungsumgebung (IDE) SoftConsole für Embedded-Designs auf Basis der PolarFire-SoCs integriert ist. Zudem bietet Microsemi ein PolarFire-SoC-Entwicklungskit an, das aus dem PolarFire-FPGA-fähigen HiFive-Unleashed-Erweiterungsboard und SiFives HiFive-Unleashed-Entwicklungsboard mit seinem RISC-V Mikroprozessor-Subsystem besteht.

Um Kunden beim Entwickeln von Hardware und Software für PolarFire-SoCs zu unterstützen, baut Microchip unter der Bezeichnung Mi-V Embedded-Experts-Programm zudem ein weltweites Partnernetzwerk auf.

Auch Google und mehrere Start-Ups präsentieren RISC-V-Neuheiten

Microsemis Partner SiFive stellt darüber hinaus selbst zwei weitere RISC-V-Chips vor, die auf einen Einsatz in Anwendungen für Maschinelles Lernen (ML) ausgerichtet sind. Einer davon basiert auf Nvidias Deep Learning-Beschleuniger und zielt auf Inferenzapplikationen am Edge, also das Anwenden bereits „angelernter“ neuronaler Netze. Der zweite ist ein Trainingschip für das Trainieren neuronaler Netze. Er basiert auf neu in RISC-V implementierten Vectorerweiterungen, schnellen 56-GBit/s-SerDes-Einheiten (Serialisierer/Deserialisierer) und verfügt über eine High-Bandwith-Memory-Schnittstelle der zweiten Generation (HBM2).

Google hat die freie ISA bereits früh als aktives Mitglied der RISC-V Foundation unterstützt. Der Suchmaschinen-Riese zeigt seine Software TensorFlow Lite. Nach eigenen Angaben ist diese für Embedded-Systeme ausgelegt, die auf dem Zephyr-Betriebssystem auf einem RISC-V-Chip laufen.

Nicht nur WD arbeitet an SSD-Controllern auf Basis von RISC-V. Auch das koreanische Start-up Fadu beschreibt ein SoC auf Basis eines 64-Bit-RISC-V-Kerns, das angeblich für eine Fertigung im topaktuellen 7-nm-Prozess designed ist. Ein weiterer vorgestellter RISC-V-Kern ist der ET-Maxion von Start-Up Esperanto. Der „out-of-order“-Kern soll sehr hohe Frequenzen unterstützen. Speziell für Bitcoin-Mining hat Bitmain seinen Sophon Edge AI-Chip entwickelt. Er verwendet einen RISC-V-Kern als Sensor-Hub.

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