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Rekord-Speicher: Weltweit erster 3D-NAND-Chip mit 176 Lagen

Redakteur: Michael Eckstein

176 NAND-Einzelchips, jeder nur ein Fünftel so dünn wie ein Blatt Papier, stapelt Micron zu einem Rekord-Flash-Baustein. Damit zielt der US-Hersteller auf Mobil-, Automobil-, Kunden- und Rechenzentrums-Anwendungen.

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Vielschichtig: Bei Microns Rekordchip liegt die CMOS-Logik unterhalb der 176 gestapelten Speicher-Arrays.
Vielschichtig: Bei Microns Rekordchip liegt die CMOS-Logik unterhalb der 176 gestapelten Speicher-Arrays.
(Bild: Micron)

Seit heute ist „3D NAND v5“ verfügbar – laut Hersteller Micron der weltweit erste aus 176 gestapelten, hauchdünnen Einzelchips (Layer) aufgebaute Flash-Chip. Die Produktion läuft in Microns Fab 10 in Singapur. Zunächst soll es die „Triple Level Cell“-(TLC-)Chips mit einer Kapazität von 512 GBit geben.

Die Bausteine der Wettbewerber Kioxia (Ex-Toshiba Memory), SK Hynix und Samsung bestehen aktuell aus bis zu 128 Schichten. Sie alle arbeiten an Lösungen mit mehr Layern: Der größte NAND-Flash-Hersteller Samsung beispielsweise will die Massenproduktion seines 176-Layer-Chips nach aktuellen Informationen im April 2021 starten.

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Intel hatte noch Anfang des Jahres einen 144-schichtigen NAND-Flash-Baustein angekündigt – mittlerweile aber sein gesamtes 3D-NAND- und SSD-Speichergeschäft mitsamt der Fab 68 und Angestellten für rund 9 Mrd. US-$ an SK Hynix verkauft. Die Südkoreaner entwickeln selbst gerade Flash-Chips mit 160 Schichten.

Hochkomplexer Chipaufbau erfordert viele Prozessschritte

„Microns 176-Layer-NAND verfügt über fast 40% mehr Schichten als der unseres nächsten Konkurrenten, und setzt in der Branche neue Maßstäbe“, sagt Scott DeBoer, Executive Vice President of Technology and Products bei Micron. „In Kombination mit Microns CMOS-‚under-array‘-Architektur stützt diese Technologie Microns Kostenführerschaft in der Branche.“

Bis ein Chip fertig ist, durchläuft er laut Micron rund 1000 Prozessschritte und legt einige hundert Kilometer in der Fabrik zurück. Nicht zuletzt das Stapeln einzelner Siliziumchips ist eine hochkomplexe Angelegenheit. Schließlich müssen die Ebenen auch vertikal miteinander kontaktiert werden.

Trotzdem nehmen Hersteller diesen Weg, da sie beim planaren, zweidimensionalen Skalieren an technische Grenzen stoßen: Flash-Speicherzellen lassen sich nämlich nicht beliebig verkleinern – irgendwann sind schlicht zu wenige Elektronen darin enthalten, als dass sich noch einzelne Spannungspegel eindeutig unterscheiden ließen. Außerdem sinken die Zuverlässigkeit und Haltbarkeit rapide.

Zwischenschritt auf dem Weg bis zu 800 Layern

Mit seinen modernen Fertigungstechniken hat Micron es geschafft, dass der neue Chip mit 176 Schichten nicht höher baut als ältere Chips mit 64 Schichten. Das ist so, als würde man den Burj Khalifa (mit 828 m das höchste Gebäude der Welt) mit seinen 163 Etagen auf die 300 m des Pariser Eiffelturms zusammenquetschen! Das klappt, weil jede Schicht nur 45 µm dünn ist – und damit rund fünfmal dünner als ein Blatt Papier.

Ursprünglich sollte bei Micron auf die 3D-NAND-Chips mit 128 Schichten der nächste Schritt mit 192 Layern folgen. Nun sind es 176 geworden. Doch selbst bei 192 Layern ist wahrscheinlich noch nicht das Ende der Fahnenstange erreicht: So hat SK Hynix bereits Ende 2019 erklärt, dass NAND-Flash-Bausteine mit bis zu 800 Schichten technisch möglich sind – bis das gelingt, könne es aber 2030 werden.

Wechsel vom „Floating Gate“ zur „Replacement Gate“-Architektur mit Charge-Trap

Hersteller Micron ist überzeugt, mit seinem Baustein eine „bisher unerreichte, für die Branche wegweisende Dichte und Leistungsfähigkeit“ erreicht zu haben. Dafür habe man die hauseigene „Replacement Gate“-(RG-)Architektur, neuartige Charge-Trap- und CMOS-“under-array“ (CuA)-Techniken kombiniert. Letztere setzt im aktuellen Fall zwei 88-lagige Speicher-Stacks über die Chip-Logik und ermöglicht so eine Verdichtung von Speicherplatz auf kleinerer Substratfläche. „Dies lässt die Die-Größe des 176-Layer-NANDs erheblich schrumpfen, so dass sich mehr Gigabyte pro Wafer ergibt“, sagt DeBoer.

Gleichzeitig ist Micron bei der NAND-Zellentechnologie vom bisherigen „Floating Gate“ auf Charge-Trap umgestiegen. In Kombination mit der RG-Architektur, die dedizierte Wordlines statt einer Siliziumschicht nutzt, konnte Micron nach eigenen Angaben die Performance im Vergleich zu bisherigen NAND-Bausteinen deutlich verbessern „und Kostensenkungen vorantreiben“.

Wordlines sind Verbindungsdrähte zum Gate jedes NAND-Speicherelements in einem NAND-Speicherbereich. Wordlines werden verwendet, um Gruppen von Speicherzellen in einem Bereich eines NAND-Speichers auszuwählen, zu programmieren und zu löschen. Diese Techniken helfen laut Hersteller, die Zuverlässigkeit auch bei intensivem Schreiben zu verbessern – etwa bei Black-Boxes in der Luftfahrt oder Videoüberwachungsaufnahmen.

Kleiner und schneller

Microns 176-Layer-NAND ist die fünfte Generation von 3D-NAND sowie die zweite Generation der RG-Architektur – und nach eigenen Angaben „technologisch der am weitesten entwickelte NAND-Knoten auf dem Markt“. Im Vergleich mit der vorherigen Generation von 3D-NAND-Chips konnte Microns die Lese- und Schreiblatenz um mehr als 35% gegenüber dem eigenen 96-Layer-NAND mit Floating Gate verbessern. Gleichzeitig sei die Die-Größe um 30% kleiner als die branchenführenden Angebote der Konkurrenz. Daher sieht Micron seine neue Flash-Lösung ideal geeignet für Produkte mit sehr kleinem Formfaktor.

Microns fünfte Generation von 3D-NAND-Speicherbausteinen erreicht nach eigenen Messungen eine maximale Datenübertragungsrate von 1600 Megatransfers pro Sekunde (MT/s) auf dem „Open NAND Flash Interface“-(ONFI-)Bus. Die eigenen 96- und 128-Layer-NAND-Chips erreichten maximal 1200 MT/s. Das 33%ige Tempoplus sei etwa beim Hochfahren von Systemen oder Starten von Applikationen spürbar. Im Auto seien dadurch beispielsweise bordeigene Systeme praktisch ohne Verzögerung nutzbar. Mit Kunden arbeite man nun daran, die neuen Produkte rasch in Lösungen zu integrieren. Um die Entwicklung von Firmware zu vereinfachen, bietet Microns 176-Layer-NAND einen Single-Pass-Programmierungsalgorithmus.

Bessere Konsistenz und Berechenbarkeit von SSD-Reaktionszeiten

„Wir entwickeln diese Technologie Produktportfolio-übergreifend“, sagt Sumit Sadana, Executive Vice President und Chief Business Officer bei Micron. Ziel sei es, Wertschöpfung überall dort zu erzielen, wo NAND genutzt werde. Dazu zählt er insbesondere Wachstumsmöglichkeiten in den Bereichen 5G, KI, Cloud und Intelligent Edge. Die mit den neuen 176-Layer-Produkten verbesserte „Quality of Service“ – darunter versteht Micron die Konsistenz und Berechenbarkeit von SSD-Reaktionszeiten – sei ein entscheidendes Design-Kriterium für den Einsatz von SSDs in Rechenzentren.

Nach der Auflösung des IMFT-Joint-Ventures (Intel Micron Flash Technology) Ende 2018 ist das 3D-NAND v5 für Micron einer der ersten nicht gemeinsam mit Intel entwickelten Flash-Speicher für Cloud- und Consumer- sowie Edge-Applikationen. Die Chips sind laut Micron bereits in der Massenfertigung und werden zum Beispiel in der eigenen Crucial-SSDs verbaut. Im Laufe des Jahres 2021 will das Unternehmen weitere Produkte einführen, die auf dieser Technologie basieren.

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