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Silizium Nanosheet-Transistor Neuer Transistor für 5-Nanometer-Halbleiter

Redakteur: Sebastian Gerstl

IBM hat zusammen mit seinen Partnern Globalfoundries, Samsung und einigen Technologie Equipment-Ausstattern einen Prozess für den Bau eines so genannten Silizium Nanosheet-Transistors entwickelt. Dieser macht die Herstellung von Chips mit Strukturgrößen von 5 Nanometern möglich.

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IBM-Forscher bereiten am SUNY Polytechnic Institute Colleges of Nanoscale Science and Engineering’s NanoTech Complex in Albany, New York, Testwafer mit 5nm Silicon-Nanosheet-Transisotren vor. In den so genannten front opening unified pod (FOUPs) werden die industrieweit ersten 5nm-Transistiren getestet, die sie neue Fertigungstechnologie verwenden.
IBM-Forscher bereiten am SUNY Polytechnic Institute Colleges of Nanoscale Science and Engineering’s NanoTech Complex in Albany, New York, Testwafer mit 5nm Silicon-Nanosheet-Transisotren vor. In den so genannten front opening unified pod (FOUPs) werden die industrieweit ersten 5nm-Transistiren getestet, die sie neue Fertigungstechnologie verwenden.

Weniger als zwei Jahre nach der Entwicklung eines 7-nm-Test-Node-Chips mit 20 Milliarden Transistoren zeigen Wissenschaftler einen neuen Weg auf, um zukünftig 30 Milliarden Switches auf einem fingernagelgroßen Chip zu platzieren.

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Wissenschaftler der von IBM geleiteten Forschungsallianz am SUNY Polytechnic Institute Colleges of Nanoscale Science and Engineering im NanoTech Complex in Albany, New York nutzten für den Durchbruch geschichtete Silizium-Nanosheets als Transistorstruktur anstatt der bisher üblichen FinFET- Architektur, die als Standardkonzept der Halbleiterindustrie in der 7-nm-Technologie gedient hat.

Der neuartige Silizium Nanosheet-Transistor zeigt, dass 5nm-Strukturen leistungsfähiger sind und in nicht allzu ferner Zukunft in Produktion gehen könnten. Verglichen mit der momentan führenden 10 nm-Technologie liefert der neue Ansatz eine um 40% optimierte Leistungssteigerung bzw. eine Energieeinsparung von 75% bei konstanter Performance. Diese Verbesserungen ermöglichen eine signifikante Leistungssteigerung, um die Anforderungen bei den kommenden Trendthemen wie künstliche Intelligenz, virtuelle Realität bzw. beim Einsatz tragbarer Geräte zu erfüllen.

Die auf der diesjährigen Symposia on VLSI Technology and Circuits-Konferenz im japanischen Kyoto vorgestellten Ergebnisse zeigen, dass es möglich ist, auf Nanosheets basierende Komponenten und Geräte zu designen und herzustellen, die in ihrer Leistung der FinFET- Architektur überlegen sind.

Dabei wurde derselbe so genannte Extreme Ultraviolet (EUV) Lithographie-Ansatz verwendet, der auch bei dem 7-nm-Knoten mit seinen 20 Milliarden Transistoren zum Einsatz kam.

Durch den Einsatz von EUV-Lithographie kann die relative Dimensionierung der Nanosheets sowohl während des Chip Designs als auch während des Produktionsprozeßes kontinuierlich angepasst werden. Diese Justierbarkeit erlaubt es, eine Feinabstimmung zwischen Performance und Leistungsaufnahme für ausgewählte Schaltkreise zu erzielen – eine Option, die mit der bisherigen FinFET Transistor-Architektur, die durch die begrenzte Höhe der stromführenden Fins limitiert wird, nicht möglich ist. Zwar können die Strukturen von FinFET-Chips auf 5 nm reduziert werden, indem man einfach den Raum zwischen den so genannten Fins verkleinert. Dennoch erlaubt dies keine Erhöhung des Stromflusses über die Fins und damit keine Leistungssteigerung des Transistors.

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