Schnittstellen für Highspeed-A/D-Wandler

Neuer Schnittstellenstandard für Highspeed-Datenwandler

07.11.2006 | Autor / Redakteur: Matthias Feulner* / Kristin Rinortner

Bild 2: Empfängerschaltung einer Mobilfunk Basisstation mit I/Q-Abtastung in Diversity- (n=2) oder Smart-Antenna-Konfiguration
Bild 2: Empfängerschaltung einer Mobilfunk Basisstation mit I/Q-Abtastung in Diversity- (n=2) oder Smart-Antenna-Konfiguration

Ein neuer Standard für eine serielle Verbindung von Highspeed-Datenwandlern soll dazu beitragen, die Komplexität und die Kosten von Designs zu reduzieren und deren Leistungsfähigkeit zu steigern. Die JEDEC-Spezifikation wird von zahlreichen Herstellern sowie Nutzern von Datenwandlern und Logikbausteinen unterstützt. Erste Datenwandler sollen bald verfügbar sein.

Serielle Datenausgänge für Highspeed Analog/Digital-Wandler sind ein relativ neues Konzept, obwohl die Bausteine der ersten Generation mittlerweile seit einigen Jahren erhältlich sind. Der Wechsel von parallelem zu seriellem Datenformat wurde hauptsächlich von Anwendungen mit hoher Kanaldichte wie Bild gebenden Verfahren in der Medizintechnik und Empfängern in Mobilfunkbasisstationen getrieben. Beispiele sind Ultraschallscanner (Bild 1) mit einer Kanalanzahl von bis 256 Kanälen pro Gerät und Basisstationen mit Diversity- oder Smart-Antenna-Konfiguration mit I/Q-(in-phase/quadrature-phase-) Kanalabtastung, die zwei A/D-Wandler pro Empfängerschaltung benötigen (Bild 2).

Serielle Schnittstellen heute

Die meisten augenblicklich erhältlichen Varianten von (Highspeed-) A/D-Wandlern mit serieller Schnittstelle basieren auf der so genannten „clock-data-frame“ Schnittstelle, die in Bild 3 anhand eines 8-kanaligen 12-Bit-A/D-Wandlers illustriert ist, der auf separaten (differenziellen) Leitungen folgende Signale ausgibt:

  • • Serialisierte, digitale Abtastdaten,
  • • Bit-Takt, der das 6-fache der Abtastfrequenz des A/D-Wandlers beträgt, um die serielle Schnittstelle im Double-Data-Rate- (DDR-)Modus sowohl bei steigender als auch bei fallender Taktflanke zu takten,
  • • Takt zur Frame-Synchronisierung, dessen Frequenz identisch ist mit der Abtastrate des A/D-Wandlers, um für den mit dem A/D-Wandler in Verbindung stehenden Empfängerbaustein den Start eines neuen Datenwortes zu signalisieren.

Die elektrische Schnittstelle basiert auf LVDS (Low Voltage Differential Signaling), einem differenziellen Signalisierungsverfahren mit niedriger Signalamplitude von typisch 400mV, das die Implementierung von Treibern mit geringer Leistungsaufnahme ermöglicht, elektromagnetische Störabstrahlungen minimiert und außerdem äußerst robust gegenüber äußeren Störeinflüssen ist (Störfestigkeit).

Die Grenzen dieser Schnittstelle bestehen hinsichtlich des maximalen Datendurchsatzes, der mit LVDS auf ungefähr 1GBbit pro Sekunde begrenzt ist, der maximalen Distanz (begrenzt hauptsächlich durch Laufzeitunterschiede (skew) zwischen Takt- und Datenleitungen) und einer fehlenden Kompatibilität mit standardisierten seriellen Schnittstellen.

Der JEDEC-Schnittstellenstandard und seine Vorteile

Ein neuer Standard für eine serielle Verbindung von (Highspeed) Datenwandlern mit Logikbausteinen wie ASICs und FPGAs befindet sich im Augenblick beim Standardisierungsgremium JEDEC unter der Referenz JESD204 im „Draft“-Status. Dessen Definition wurde von einer beträchtlichen Anzahl von Herstellern und Nutzern der Datenwandler und Logikbausteine unterstützt. Die von diesem Standard adressierten Anforderungen sind im Folgenden zusammengefasst:

  • • Kosteneffizienz, die wiederum erfordert, dass die zugrunde liegende Technologie sowohl für Datenwandler- als auch für ASIC- und FPGA-Hersteller generell und ohne Beschränkungen hinsichtlich Lizenzierung verfügbar ist.
  • • Serielles Schnittstellenformat, um die Anzahl der Leitungen und Eingabe-/Ausgabe- (I/O) Pins zu minimieren.
  • • Minimaler Overhead für die Kodierung der Daten und dafür erforderliche digitale Logik auf dem Datenwandlerbaustein, um eine zusätzliche Leistungsaufnahme und Überkopplung von Störungen zu minimieren, welche unmittelbar die Leistungsfähigkeit des Datenwandlers beeinträchtigen könnten.
  • • Einheitliche Unterstützung von Datenwandlern mit einer Auflösung von 8 bis 18Bit, wodurch sich eine Nettodatenrate auf der seriellen Schnittstelle von etwa 312,5MBit pro Sekunde bis 3,125Gbit pro Sekunde ergibt. Höhere Datenraten (entsprechend höheren Abtastraten, z.B. bei Digital/Analog-Wandlern) können durch ein Verteilen (Multiplexen) des Datenstromes über mehrere parallele Datenleitungen erreicht werden, was für eine zukünftige Erweiterung des Standards vorgesehen ist.
  • • Optimierung für Chip-to-Chip-Verbindungen auf Leiterplattenebene, d.h. keine Kabel oder Steckverbinder vorgesehen (obwohl dies eine mögliche zukünftige Erweiterung darstellt).
  • • Überbrückung von bis zu 200mm (8Zoll) Leitungslänge auf FR-4 Leiterplattenmaterial oder äquivalent bis zu 6dB Signaldämpfung.
  • • Elektrische Signalisierung mittels einer differenziellen Schnittstelle mit niedriger Signalamplitude für geringe Störabstrahlung und hohe Störfestigkeit.
  • • Einheitliche Schnittstelle unabhängig von der Auflösung des Datenwandlers.

Die verallgemeinerte Systembetrachtung, die für die Standardisierung zugrunde gelegt wurde, berücksichtigt eine sehr breite Vielfalt von möglichen Konfigurationen: Ein Datenwandler verbunden über eine einzelne serielle Verbindung; mehrere Datenwandler (in einem gemeinsamen Gehäuse) verbunden über eine einzelne serielle Verbindung; ein Datenwandler verbunden über mehrere serielle Verbindungen (nicht berücksichtigt in der aktuellen Version des Standards, aber eine Option für eine zukünftige Erweiterung).

Die elektrische Schnittstelle

Die Lösung, von der man überzeugt war, dass sie am Besten die oben genannten Anforderungen erfüllt, ist eine elektrische Schnittstelle ähnlich zur in der TFI-5 und SXI-5 Spezifikation des OIF (Optical Internetworking Forum) beschriebenen Ausführung, die im Allgemeinen als CML (Current Mode Logic) bezeichnet wird. Der Hauptvorteil dieser Wahl besteht darin, dass zahlreiche andere Anwendungen zuvor bereits diese Schnittstelle verwendet haben und sie daher industrieweit unterstützt wird, besonders durch die Hersteller von FPGAs und ASICs, die dem Standard entsprechende Schnittstellen bereits mit ihren Standard-I/O-Bibliotheken zur Verfügung stellen. Darüber hinaus hat sich CML bereits bewährt in der Unterstützung von Datenraten bis zu 3,125GBit pro Sekunde (wie vom Standard gefordert) und darüber hinaus, zum Treiben von Leitungslängen bis zu 1m (40Zoll) und ermöglicht außerdem eine Skalierung der Signalamplitude, wodurch weitere Leistungsersparnis bei Verbindungen über kurze Distanzen erreicht werden kann.

Datenstrom und Formatierung

Das Transport Layer Protokoll basiert auf 8B10B-Kodierung, wiederum eine in seriellen Schnittstellen weit verbreitete Technik, die zur Komplexität des (Schnittstellen-) Bausteins nur geringen Overhead hinzufügt. Dadurch wird sowohl ein gleichspannungsfreier Leistungscode erzeugt, was eine AC-Kopplung mit der seriellen Übertragungsleitung ermöglicht, als auch der Bit-Takt mit dem Datenstrom kodiert, wodurch keine separate Taktleitung zwischen Sender und Empfänger benötigt wird.

Da ein auf 8B10B-Kodierung aufbauender Transport Layer Datenworte in Gruppen von jeweils 8 Bit kodiert, passt kein Datenwandler-Ausgangsdatenwort außer 8 oder 16Bit Breite direkt zur Wortlänge der seriellen Schnittstelle. Mehrere Maßnahmen werden nun implementiert, um die Bandbreitenausnutzung zu maximieren und gleichzeitig ein Übersprechen zwischen der digitalen Schnittstellenlogik und den analogen Schaltungsteilen des Datenwandlers zu minimieren. Zuerst wird ein so genanntes „converter data word packing“ angewendet, d.h. bei einer Datenwandlerauflösung abweichend von 8 oder 16 Bit können Datenworte von mehreren Datenwandlern innerhalb eines Gehäuses miteinander verknüpft werden wie in Bild 6 gezeigt, um eine Verschwendung überschüssiger Bits zu vermeiden.

Zweitens sollten zum Vermeiden von Übersprechen der Bit- und Wort-Takt der SerDes-Schnittstelle ein Integer-Vielfaches des Datenwandler-Abtasttaktes sein. Da das Verhältnis von Wort-Takt und Bit-Takt durch die 8B10B-Kodierung auf zehn festgelegt ist, muss nur noch sichergestellt werden, dass Wort-Takt und Abtast-Takt durch ein Integerverhältnis miteinander verknüpft sind. Dies wird gelöst durch das Hinzufügen von Füllbits („bit padding“), um das letzte Datenwort innerhalb eines übertragenen Frames aufzufüllen.

Um den Dauerbetrieb der seriellen Verbindung in Systemen ohne kontinuierlichen Datenstrom oder bei Inaktivität einzelner Datenwandler sich er zu stellen, muss für die inaktiven Datenwandler eine so genannte „idle“ Sequenz gesendet werden. Dies soll Probleme mit der Wiedereinrastzeit der Empfänger-PLL (Phase Locked Loop) bei einer andernfalls erforderlichen Neuinitialisierung der Verbindung verhindern und außerdem das Beibehalten des Frame-Formats im Fall der inaktiven Datenwandler ermöglichen.

Um während der Initialisierungsphase eine Synchronisierung der seriellen Verbindung zu erreichen und diese während des laufenden Betriebs aufrechtzuerhalten, wird ein „sync“-Signal vom Empfängerbaustein zum Sender zurückgeführt, das bestimmte Initialisierungs- und Wartungsfunktionen anstößt. Mehr Details hierzu sind unter [2] verfügbar.

Die Fortschritte auf einen Blick

Die aus der Anwendung der JEDEC-basierten seriellen Schnittstelle für Datenwandler resultierenden Vorteile sind zahlreich:

  • • Reduzierung der benötigten Leiterplattenfläche sowohl für das Datenwandlergehäuse als auch für die Entflechtung der I/O Leitungen, damit vereinfachtes Layout und eine potentiell mögliche Reduzierung der Anzahl der Leiterplattenlagen.
  • • Senkung der Gehäusekosten durch Einsparung von I/O Pins: Ein besonders schwerwiegender Vorteil im Mobilfunk, wo Datenwandler mit hoher Auflösung eingesetzt werden und dementsprechend sowohl Datenwandler als auch Logikbausteine eher „I/O bound“ als „chip size bound“ sind, d. h. die Gehäusegröße und damit dessen Kosten werden stärker durch die Anzahl der I/O-Pins als durch die Chipfläche dominiert.
  • • Längere Entfernungen und/oder höherer Durchsatz können sowohl im Vergleich mit parallelen Schnittstellen als auch mit der seriellen Schnittstelle nach dem Clock-Data-Frame-Format erreicht werden, welche mit Laufzeitunterschieden zwischen den Datenleitungen und auch der Taktleitung zu kämpfen haben.
  • • Hohes Maß an Interoperabilität und damit einfache Zusammenarbeit mit kommerziell erhältlichen Logikbausteinen wird durch einen auf 8B10B-Kodierung basierenden Transport Layer und einen auf CML beruhenden Physical Layer mit elektrischen Spezifikationen ähnlich TFI5/SXI5 erreicht.
  • • Es handelt sich um eine generische Schnittstelle, die weder von der Datenwandlerabtastrate oder –auflösung noch von der Anzahl der Wandler in einem Gehäuse abhängig ist.

Nach der kürzlich erfolgten Veröffentlichung des Standards ist nun zu erwarten, dass erste Datenwandler basierend auf der neuen Schnittstelle schon in der nahen Zukunft verfügbar sein werden, um Komplexität und Kosten zukünftiger Designs zu reduzieren und deren Leistungsfähigkeit zu steigern.

Literatur

[1] TI ADS5270 Data Sheet (http://focus.ti.com/docs/prod/folders/print/ads5270.html)

[2] JEDEC Standard JESD204: Serial Interface for Data Converters

[3] OIF Implementation Agreements on TFI5/SXI5 Interfaces at www.oiforum.com/public/impagreements.html

*Dipl. Ing. (FH) Matthias Feulner befasst sich als Business Development Manager für High-Performance Analog Bausteine in der Telekommunikation (High-Speed Communications) bei Texas Instruments in Freising primär mit dem Bereich Wireless Infrastructure.

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