Speedster7t: 7-nm-FPGAs mit hoher Bandbreite und integrierten KI-Blöcken

| Autor: Sebastian Gerstl

Mit der Speedster7t-Reihe von Achronix betritt erstmals seit langem wieder eine ernstzunehmende Konkurrenz zu Herstellern wie Xilinx, Intel PSG, Microchip/Microsemi und Lattice den FPGA-Markt.
Mit der Speedster7t-Reihe von Achronix betritt erstmals seit langem wieder eine ernstzunehmende Konkurrenz zu Herstellern wie Xilinx, Intel PSG, Microchip/Microsemi und Lattice den FPGA-Markt. (Bild: Achronix)

Mit der Speedster7t-Reihe möchte sich Achronix als neuer Anbieter von FPGA-Chips für den Mid-Range- und unteren High-End-Bereich etablieren. Herausragende Eigenschaften sind integrierte Blöcke für künstliche Intelligenz, ein integriertes Network-on-Chip, GDDR6-Speicher und ein voraussichtlich niedrigerer Preis als vergleichbare Produkte von Intel oder Xilinx.

Achronix wurde 2004 gegründet und ist eines der wenigen FPGA-Startups der letzten 20 Jahre, dem es gelungen ist, sich in einem nennenswerten Maß auf dem Chipmarkt zu etablieren. Ein Schwerpunkt des Unternehmens ist der Entwurf maßgeschneiderter SoCs mit eingebetteten FPGA-Blöcken. Mit dem Speedster7t bietet das Unternehmen nun erstmals seit langem wieder eine eigenständige FPGA-Chip-Lösung an.

Neue FPGA-Konurrenz im Mid-Range- und unterem High-End-Bereich

Ein Kern-Applikations-Bereich, auf den der im mittleren Leistungssegment angesetzte, im 7nm-Verfahren von TSMC gefertigte FPGA-Baustein abzielt ist der Bereich Machine Learning und Künstliche Intelligenz.. Der Chip unterstützt die neuronalen Netzwerkmodelle ResNet-50 und Yolov2 und erreicht damit Benchmark-Werte von ca. 8.600 bzw. 1.600 Bildern pro Sekunde.

Die Speedster7t-Reihe umfasst vier Chips mit 363.000 bis 2,6 Millionen Six-Input-Lookup-Tabellen sowie eine Reihe von gehärteten Blöcken für Hochgeschwindigkeitsschnittstellen, darunter 400 Gigabit Ethernet. Damit liegt die FPGA-Familie auf Augenhöhe mit der Konkurrenz im Mid-Range- und unterem High-End-Segment. Nach Angaben des Unternehmens verspricht die Speedster7t bei ähnlicher Leistung allerdings niedrigere Kosten, größere Flexibilität und einfachere Implementierung, ganz besonders wenn es um die Umsetzung von KI-Anwendungen geht.

So kann beispielsweise der KI-Block so konfiguriert werden, dass er eine Reihe von Formaten unterstützt, darunter 4- bis 24-Bit Integer, sowie 16- und 32-Bit Fließkommazahlen und das bfloat-Format. Die Blöcke laufen mit 750 MHz, deren Anzahl je nach gewähltem Format variiert. Diese gehärtetne Cores werden von Achronix auch als Machine Learning Prozessoren (MLP) bezeichnet. Diese MLPs bieten zudem direkte Unterstützung des 16-Bit-Formats von TensorFlow sowie des aufgeladenen Block-Fließkommaformats, was laut Achronix Rechenmaschinen pro MLP verdoppelt.

Integrierte Netzwerkstruktur verspricht verbesserte Geschwindigkeit und Zugänglichkeit

Anders als die Konkurrenz bei Intel, Xilinx oder Microchip verfügt der Speedster7t nicht über leistungssteigernde HBM-Blöck (High-Bandwith-Memory) oder kohärente Verbindungen. Statt dessen zeichnen sich die Chips laut Achronix insbesondere über ihr 2D-Network-on-Chip (NoC) aus. Dieses sei, anders als bei der Konkurrenz, direkt in die gesamte Chipstruktur integriert, anstatt sie nur mit großen Blöcken mit hoher Bandbreite zu verbinden.

Jede Zeile oder Spalte im Netzwerk ist als zwei 256-Bit-AXI-Kanäle mit 2 GHz implementiert. Benutzer erhalten dadurch Zugriff auf einen Standardlink, der 512 Gbps für ihre benutzerdefinierten Blöcke bereitstellt. Diese Implementierung eines dedizierten 2D-NoC soll die Hochgeschwindigkeits-Datenbewegung erheblich vereinfachen und sicherstellen, dass Datenströme problemlos an jede der benutzerdefinierten Verarbeitungsmaschinen im gesamten FPGA-Fabric weitergeleitet werden können. Die NoC-Struktur verspricht, die typischen Überlastungen und Leistungsengpässe zu beseitigen, die bei herkömmlichen FPGAs auftreten, die die Ressourcen der programmierbaren Routing- und Logic Lookup Table (LUT) nutzen, um Datenströme im gesamten FPGA zu verschieben.

Bis zu acht GDDR6-Controller bieten einen Durchsatz von bis zu 4 TBit/s und je nach Speedster7t- Baustein zwischen 100 und 385 Mb integrierten Speicher. Der Speedster7t kann zudem bis zu 72 eingebettete 1-112G SerDes unterstützen; die meisten FPGAs bieten entsprechende Blocks als separate Stacks an.

Die ersten Geräte und Entwicklungsboards zur Evaluierung sollen voraussichtlich im vierten Quartal 2019 verfügbar sein. Die ACE-Design-Tools, die alle Produkte von Achronix unterstützen, einschließlich Speedcore eFPGA und Speedchip-FPGA-Mustern, sind bereits verfügbar.

Direkte Integration von FPGA-Strukturen in CPU-Architekturen

Direkte Integration von FPGA-Strukturen in CPU-Architekturen

02.10.17 - In der Vergangenheit schreckten Systementwickler noch vor dem Einsatz von FPGAs eher zurück: Die Komplexität, der Stromverbrauch und der zusätzliche Platzbedarf sprach bisweilen gegen die zusätzlichen Bauteile. Inzwischen lassen sich FPGAs allerdings auch von Beginn an als eigenes Element ins Chipdesign einer CPU integrieren. lesen

Achronix startet eFPGA-Beschleuniger-Programm für Forscher und Testchip-Entwickler

Embedded FPGAs

Achronix startet eFPGA-Beschleuniger-Programm für Forscher und Testchip-Entwickler

19.11.18 - Die Achronix Semiconductor Corporation startet zwei neue Programme, die Forschungseinrichtungen, Konsortien und Unternehmen den vollen Zugang zu Achronixs Embedded-FPGA-Technologie (eFPGA) Speedcore ermöglichen. lesen

Kommentar zu diesem Artikel abgeben

Schreiben Sie uns hier Ihre Meinung ...
(nicht registrierter User)

Zur Wahrung unserer Interessen speichern wir zusätzlich zu den o.g. Informationen die IP-Adresse. Dies dient ausschließlich dem Zweck, dass Sie als Urheber des Kommentars identifiziert werden können. Rechtliche Grundlage ist die Wahrung berechtigter Interessen gem. Art 6 Abs 1 lit. f) DSGVO.
Kommentar abschicken
copyright

Dieser Beitrag ist urheberrechtlich geschützt. Sie wollen ihn für Ihre Zwecke verwenden? Infos finden Sie unter www.mycontentfactory.de (ID: 45938115 / FPGA)