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„Mr. Wolf“ – der RISC-V-Prozessor, der IoT-„Probleme löst“

Redakteur: Sebastian Gerstl

Forscher der ETH Zürich und der Universität Bologna ihren ersten IoT-Prozessor aus der PULP-Initiative als fertigen Chip produziert. Der RISC-V-basierte Prozessor trägt den Codenamen „Mr. Wolf“ und ist benannt nach dem Charakter aus dem Film Pulp Fiction, der „Probleme löst“. Der System Verilog Code des Kerns ist kostenlos verfügbar.

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Er ist "Mr. Wolf", und er "löst Probleme": Forscher der ETH Zürich und der Universität Bologne haben die ersten 200 Exemplare ihres Risc-V-basierten IoT-Prozessors vorgestellt. Dieser Prozessorkern ist in System Verilog geschrieben und ist bei Github unter der SolderPad-Lizenz frei verfügbar. Die technische Hochschule plant, im weiteren Verlauf des Jahres auch den gesamte Code zu "Mr. Wolf" zu veröffentlichen.
Er ist "Mr. Wolf", und er "löst Probleme": Forscher der ETH Zürich und der Universität Bologne haben die ersten 200 Exemplare ihres Risc-V-basierten IoT-Prozessors vorgestellt. Dieser Prozessorkern ist in System Verilog geschrieben und ist bei Github unter der SolderPad-Lizenz frei verfügbar. Die technische Hochschule plant, im weiteren Verlauf des Jahres auch den gesamte Code zu "Mr. Wolf" zu veröffentlichen.
(Bild: Antonio Pullini, Davide Rossi, ETH Zürich)

PULP ist eine europäische parallele Ultra-Low-Prozessor-Initiative, die sich Open-Source-Prozessor-Befehlssatz RISC-V stützt.

Enthüllt wurde „Mr. Wolf“ von Frank Kagan Gurkaynak, Direktor des Design Centers für Mikroelektronik an der ETH Zürich, über einen Beitrag auf LinkedIn. Demnach handelt es sich dabei um einen Cluster-basierten Prozessor mit acht 32-Bit RI5CY-Cores, die die RISC-V ISA implementieren.

Neben der Unterstützung von Standard (I)nteger, (C)ompressed, (M)ultiplication und 32-bit (F)loating-point extensions von RISC-V bietet es auch kundenspezifische e(X)tensions für DSP-Operationen. Dieser Prozessorkern ist in System Verilog geschrieben und ist bei Github unter der SolderPad-Lizenz frei verfügbar.

Der Prozessor kann seinen Cluster komplett abschalten und weiterhin auf einem neunten Kern laufen. Bei diesem handelt es sich um einen sogenannten „zero-riscy“ Core, einem kleineren und schlankeren 32-Bit-RISC-V-Kern, der für Steuerungsanwendungen entwickelt wurde, so Gurkaynak. Wie bei Mr. Wolf steht auch die IP von Zero-Riscy kostenlos auf GitHub zum Download zur Verfügung.

Die Schweizer und italienischen Forscher haben 200 Mr. Wolf-Chips erhalten, die TSMC im 40LP-Fertigungsprozess gefertigt hat. Die Dies wurden im Rahmen des Europractice-Multiprojekt-Wafers (MPW) hergestellt.

"Wir planen eigentlich, den gesamten Mr. Wolf-Code noch in diesem Jahr zu veröffentlichen. Natürlich verbieten uns verschiedene NDAs die Freigabe technologie-spezifischer Daten, unsere Releases enthalten nur System Verilog Code, Testbänke und zugehörige Dateien zur Verifizierung", so Gurkaynak.

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