Roadmap der Logiktechnologie, Teil 2 Mit neuen Materialien Richtung 1-nm-Prozessknoten

Von Michael Eckstein

Chiphersteller müssen sich bei fortschreitender Skalierung der Prozessknoten von Mainstream-Technologien wie FinFETs (im FEOL), Cu-Dual-Damascene (im BEOL) und traditionellen Kontaktierungsschemata (im MOL) verabschieden. Welche Innovationsoptionen in der CMOS-Prozesstechnik öffnen den Weg zum 1-nm-Technologieknoten?

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Transmissionselektronenmikroskopie (TEM) zeigt integrierte W-BPR-Linien mit Silizium-Fin-FET im Querschnitt eines Chipssubstrates.
Transmissionselektronenmikroskopie (TEM) zeigt integrierte W-BPR-Linien mit Silizium-Fin-FET im Querschnitt eines Chipssubstrates.
(Bild: Imec)

Im ersten Teil dieses Beitrags haben Zsolt Tokei und Naoto Horiguchi, die beide in leitenden Positionen am renommierten Forschungs- und Innovationsinstitut Imec arbeiten (siehe unten), den grundsätzlichen Aufbau moderner Logikchips beschrieben: Was sind FEOL, MOL und BEOL? Welche Probleme treten bei fortschreitender Miniaturisierung in den Vordergrund? Was sind Skalierungverstärker? Welche Transistorarchitekturen sind für die immer kleineren Strukturgrößen überhaupt noch geeignet? Wie lassen sich Kontaktwiderstände und parasitäre Effekte verringern?

Im vorliegenden Teil 2 erklären die beiden Experten, dass neben neuen Transistorarchitekturen eine Revolution bei Verbindungstechniken, neuartige Skalierungs-Booster und möglicherweise ganz neue Materialien nötig sind, um die Skalierung hin zu 1-nm-Knoten und darüber hinaus realisieren zu können.

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BEOL: Hybrid-Metallisierung und Semi-Damascene

Um mit der in der FEOL erreichten Flächenreduzierung Schritt zu halten, werden die Metallabstände der kritischsten lokalen Verbindungsschichten (M1 und M2) bald nur noch etwa 21 nm betragen. Die Durchkontaktierungen (Vias) zwischen diesen Schichten haben derzeit kritische Abmessungen von lediglich 12 bis 14 nm.

In einem konventionellen Kupfer-(Cu-)Dual-Damascene-Integrationsschema werden eine Barriere- und eine Liner-Schicht innerhalb der Graben- und Via-Struktur vor der eigentlichen Cu-Metallisierung abgeschieden. Doch bei diesen geringen Abmessungen nimmt die Liner-/Barriere-Schicht zu viel Platz ein, so dass nur wenig Raum für die Cu-Füllung bleibt. Dies wirkt sich negativ auf den elektrischen Widerstand der Vias und die Variabilität aus – beide werden zu limitierenden Faktoren. Darüber hinaus wird aufgrund der hohen Stromdichteanforderungen die Elektromigrationssicherheit in Frage gestellt.

Eine der Optionen zum Überwinden dieser Hürden ist die Hybridmetallisierung, bei der ein alternatives Via-Metall wie Ruthenium (Ru), Wolfram (W) oder Molybdän (Mo) barrierefrei mit der Unterseite der Cu-Leitung verbunden wird. Dieses Konstrukt ermöglicht eine dünnere, nur 2 nm breite Cu-Leitungsbarriere, während die Elektromigrationssicherheit erhalten bleibt und gleichzeitig der Widerstand des Vias gesenkt wird. Ein solches Schema kann in Punkto Widerstand attraktiv sein. Entscheidend ist jedoch, dass es auch zuverlässig funktioniert – was ein Bereich aktiver Forschung ist.

Semi-Damascene-Integrationsschema mit Luftspalten

Für Metallabstände unter 21 nm schlägt das Imec Semi-Damascene als eine interessante Option vor. Der Grund: Semi-Damascene ermöglicht eine Erhöhung der Interconnect-Höhe, während gleichzeitig die Kapazität unter Kontrolle bleibt – daraus resultiert ein wichtiger RC-Vorteil. Aus verfahrenstechnischer Sicht verwendet dieser Ansatz strukturierbare alternative Metalle und auch Luftspalte. Der wesentliche Unterschied zwischen Dual-Damascene und Semi-Damascene ist der Wegfall des chemisch-mechanischen Polierens (CMP) des Metalls – dem letzten Schritt in einem Dual-Damascene-Prozessablauf.

Bei der Semi-Damascene-Verarbeitung wird das Via wie im Single-Damascene-Verfahren strukturiert, dann mit Metall gefüllt und schließlich überfüllt – das bedeutet, dass die Metallabscheidung so lange fortgesetzt wird, bis sich eine Metallschicht, also ein barrierefreies Metall wie Ru oder Mo, über dem Dielektrikum gebildet hat.

Von reinen Luftspalten hin zu geordneten Metalllegierungen

Das Metall wird dann maskiert und geätzt, um Metalllinien auszubilden. Auf diese Weise lassen sich im Vergleich zur Dual-Damascene-Verarbeitung Linien mit größeren Querschnitten (Aspect Ratio, Breite-zu-Höhe-Verhältnis) – und damit geringerem Widerstand – formen. Nach der Metallstrukturierung können die Lücken zwischen den Linien mit einem Dielektrikum gefüllt oder zur Bildung von partiellen Luftspalten an den lokalen Schichten genutzt werden.

Für eine zweite Generation sind reine Luftspalte vorgesehen, und in einem viel späteren Stadium könnten spezielle Metalllegierungen als Leiter verwendet werden. Diese Abfolge führt zu schrittweisen Verbesserungen von Generation zu Generation. Das Verwenden von Luftspalten begrenzt die Kapazitätserhöhung, die sich aus der Implementierung von Leitungen mit höherem Aspect Ratio ergeben würde. Dieses Semi-Damascene-Integrationsschema, das für die kritischsten Metallschichten M1 und M2 vorgesehen ist, kann mit konventionellen Dual-Damascene- oder Hybrid-Metallisierungsschema für die weniger kritischen, darüber liegenden Verbindungsschichten kombiniert werden.

MOL: Revolution der Konnektivität, unterstützt durch Skalierungsbooster

Im MOL haben wir bereits die Einführung von strukturellen Skalierungsverstärkern zur Verbesserung der Routingfähigkeit gesehen. Diese Konnektivitäts-(R)Evolution wird sich fortsetzen und andere Implementierungen der MOL-Schichten ermöglichen – je nach den Verbindungsanforderungen zwischen den Bauteilen und den Interconnects. Die Forksheet-Transistorarchitektur ermöglicht beispielsweise eine flexiblere Gate-Verbindung und einen flexibleren Gate-Querschnitt – was zu einer erhöhten Routing-Flexibilität führt.

Ein weiterer aufkommender Booster ist die vergrabene Stromschiene (Buried Power Rail, BPR). Stromschienen sind Teil des Stromversorgungsnetzes und werden traditionell in der BEOL des Chips implementiert (d.h. in den Mint- und M1-Schichten). BPRs hingegen werden in der FEOL des Chips vergraben, um Routing-Ressourcen für die Interconnects freizugeben.

Dieses anspruchsvolle Konstrukt hat direkte Auswirkungen auf die FEOL- und BEOL-Fertigung. Auf der VLSI 2020 hat Imec ein Buried Power Rail (BPR)-Integrationsschema auf Basis des Metalls Wolfram (W) in einem Fin-FET-CMOS-Testträger präsentiert, das sich nicht negativ auf die CMOS-Eigenschaften ausgewirkt hat. Ergänzende Bewertungsstudien zeigten zudem die Vorteile auf Systemebene der Implementierung von BPRs als Skalierungsbooster in Logik- und SRAM-Designs.

Dieses Integrationsschema lässt sich mit so genannten VBPRs (Vertical BPR) erweitern – bei denen das Via zum BPR nun mit der MOL-Schicht (M0A-Line) verbunden wird. Auf der VLSI 2020 zeigte das Imec-Team ein Wolfram-basiertes BPR, das mit einem Ru-Via (dem VBPR) zur Kontaktierung mit Ru-M0A-Leitungen verbunden wurde. Für dieses Konstrukt wurden hervorragende Widerstands- und Elektromigrationsergebnisse erzielt.

Darüber hinaus werden Innovationen benötigt, die es erlauben, den Source/Drain-Kontaktwiderstand weiter zu verringern. Imec hat verbesserte Kontaktschemata vorgeschlagen, darunter Wrap-around-Kontakte (ermöglicht durch Atomlagenabscheidung des Metalls) als Ersatz für Diamant-Epikontakte. Dadurch wird die Kontaktfläche wieder vergrößert und somit der Kontaktwiderstand gesenkt.

CFET im FEOL: Mit gefalteten Transistoren zu 3T-Logik-Standardzellen

Jenseits von 5T wird eine weitere Reduzierung der Zellhöhe nun hauptsächlich durch Fragen der Routing-Möglichkeiten begrenzt – die auf der Ebene des Logikblocks evaluiert werden sollte. Die Optimierung der Routing-Fähigkeit bringt uns zum CFET – und schiebt den Horizont für Moore's Law weiter hinaus. Das Konzept des CFET besteht darin, den n-FET auf den p-FET zu „falten“ (entweder Fin-on-Fin oder Sheet-on-Sheet) – und so die Möglichkeiten der Bauteilskalierung in 3D voll auszunutzen. Der größte Vorteil dieser Architektur ist die Flächenskalierung, die letztendlich 3T-Logik-Standardzellen und SRAM-Zellen mit deutlich kleinerer Layoutfläche ermöglicht.

Auf der VLSI 2020 hat Imec einen ersten experimentellen Proof-of-Concept des CFET-Bauelements gezeigt, der in einem monolithischen Prozessablauf hergestellt wurde. Dem Team gelang es, die kritischen Prozessherausforderungen dieses komplexen Prozessschemas zu überwinden, bei dem CFETs ausgehend von einem Bulk-Substrat von unten nach oben bearbeitet werden.

Heute wird der sequenzielle CFET als alternativer, weniger komplexer Integrationsfluss erforscht. Bei sequentiellen CFETs wird nach der Verarbeitung des Bottom-Tier-Bauelements (z. B. p-FET) der Wafer gebondet, um den Kanal des Top-Tier-Bauelements (z. B. n-FET) zu bilden. Danach wird das Top-Tier-Bauelement weiter bearbeitet. Ein solcher sequentieller CFET ermöglicht eine flexiblere Auswahl der Kanalmaterialien, die im Top-Tier-Bauelement verwendet werden.

BEOL: „Hybridhöhe mit Null-Via“ und die Suche nach alternativen Leitern

Widerstand und Kapazität der Metallleitungen und Vias bleiben die kritischsten Parameter des BEOL. Eine Möglichkeit zum Lösen dieses Problem ist ein alternatives Metallisierungskonstrukt – bezeichnet als „Hybridhöhe mit Null-Via“. Dieses Schema erlaubt es, flexibel Widerstand gegen Kapazität zu tauschen und die Metallleitung gezielt zu optimieren.

Die Idee besteht darin, jede Metallschicht in drei separate Schichten aufzuteilen: eine Mittellinie und eine mögliche Verlängerung darüber oder darunter. Für jede Metallschicht ergeben sich nun vier mögliche Szenarien (nur Mittellinie; Mittellinie + Verlängerung nach unten; Mittellinie + Verlängerung nach oben; Mittellinie + Verlängerungen nach oben und unten). Dies ermöglicht es uns, die Höhe und das Seitenverhältnis der Metalllinien innerhalb der gleichen Grundfläche einzustellen.

Wenn die Leitung z. B. als Stromschiene dienen soll, die sehr widerstandsempfindlich ist, können Leitungen mit einem hohen Aspect Ration (und damit niedrigem Widerstand) gebildet werden. Wenn die Leitung ein Signal führen muss, wird nur die mittlere Leitung verwendet, um die Kapazität gering zu halten. Dieses Konstrukt bietet nicht nur die Flexibilität, den Widerstand gegen die Kapazität auszutauschen. Vielmehr ist zu erwarten, , dass es die Energieeffizienz und die Geschwindigkeit insgesamt verbessert.

Aus verarbeitungstechnischer Sicht werden die unterschiedlichen Höhen durch Ätzschritte zur Metallaussparung realisiert. Durch die Aussparung bis zum Ende kann die Leitung als vertikale Via-Verbindung genutzt werden – eine klassische Via-Konstruktion entfällt. Imec adressiert die verschiedenen Herausforderungen, die mit der Verarbeitung dieses „hybriden Höhen mit Null-Via“-Konstrukts einhergehen.

Gesucht: Neue Materialien mit extrem niedrigem Widerstand

Darüber hinaus erfordert die Verringerung der Standard-Zellfläche auf 3 bis 4 Spuren Leiter mit extrem niedrigem Widerstand. Imec erforscht eine Vielzahl von neuen Leitermaterialien, die eine bessere Gütezahl als Ru und Mo versprechen. Diese Gütezahl ist definiert als das Produkt aus dem Volumenwiderstand mal der mittleren freien Weglänge der Ladungsträger im Metall.

Von Interesse sind geordnete binäre intermetallische Verbindungen mit niedrigem spezifischem Widerstand bei stark skalierten Abmessungen. Beispiele sind Verbindungen auf Ru- und Al-Basis, wie AlNi oder RuV3, die jedoch nicht die einzigen Kandidaten sind. Ab-Initio-Berechnungen haben vielversprechende Eigenschaften für eine Vielzahl von Metallen für zukünftige Interconnect-Anwendungen gezeigt. Die Suche nach dem nächsten neuen Leiter ist nicht einfach, aber es ist ermutigend, dass mehrere F&E-Gruppen auf der ganzen Welt die Idee aufgegriffen haben und nach Kandidaten suchen.

Hybride Graphen-Metall-Leiter

Längerfristig ist auch ein hybrider Graphen-Metall-Leiter eine interessante Alternative. Graphen ist dafür bekannt, dass es atomar dünn ist und eine hohe elektrische und thermische Leitfähigkeit besitzt. Allerdings hält das Material nicht genug Ladungsträger, um als lokale Verbindung nützlich zu sein. Es gibt jedoch Möglichkeiten, die Leitfähigkeit zu modulieren. Eine Möglichkeit ist die Verwendung eines hybriden Metall-Graphen-Schemas, bei dem das Metall (z.B. Cu, Ru, Mo, etc.) von Graphen eingekapselt wird. Imec hat bereits früher einen niedrigen elektrischen Widerstand und eine hohe thermische Stabilität mit einer solchen hybriden Metall/Graphen-Option demonstriert.

Eine weitere Innovation der MOL-Schichten wird notwendig sein, um den Routing-Stau aufzulösen und den Anforderungen der neu vorgeschlagenen Transistorarchitekturen gerecht zu werden. Bei CFETs werden zum Beispiel neuartige Lösungen für die Kontaktierung der Gates benötigt, die den n- und p-FET-Einheiten gemeinsam zugeordnet sein werden. Darüber hinaus werden Vias mit hohem Aspect Ratio die verschiedenen Bausteine miteinander verbinden, die in die dritte Dimension vordringen. Der dominierende parasitäre Widerstand dieser tiefen Durchkontaktierungen muss jedoch reduziert werden. Dies kann durch die Einführung fortschrittlicher MOL-Kontakte, z. B. mit Ruthenium, erreicht werden.

Innovtionen ebnen den Weg zum 1-nm-Prozessknoten

In vergleichsweise rascher Abfolge führen Halbleiterhersteller neue Generationen von CMOS-Fertigungsprozessen ein: Auf 10 nm folgte bald die ersten EUV-basierten 7-nm-Prozesse, mittlerweile fertigt zumindest TSMC mit 5-nm-CMOS-TechnologieSchon stehen 3-nm-Fertigungen in den Startlöchern. Da scheint der Schritt hin zu 1-nm-Knoten nur noch ein kleiner zu sein.

Doch was auf den ersten Blick banal klingt – der Sprung von einer Technologiegeneration zur nächsten – ist in der Forschung, Vorbereitung und Umsetzung ein höchst komplexes Unterfangen. Die Prozesse bilden die Speerspitze von dem, was heute möglich ist. Entlang des Skalierungspfades fusionieren Hochtechnologieforschung und Massenproduktion. Von Generation zu Generation muss ein straffer Zeitplan für die Skalierung von Transistoren im FEOL sowie Kontakten und Interconnects im MOL und BEOL eingehalten werden – der aber viele Unbekannte enthält. Genau diese Herausforderungen machen das Entwickeln neuer Prozesstechnologien für die Halbleiterfertigung so spannend.

Über Zsolt Tokei
Zsolt Tokei ist Programmdirektor Nano-Interconnects bei Imec. Er kam 1999 zu Imec und hatte seither verschiedene technische Positionen in der Organisation inne. Zunächst als Prozessingenieur und Forscher auf dem Gebiet der Kupfer-Low-k-Verbindungen, dann leitete er die Metallabteilung. Später wurde er Principal Scientist und Program Director Nano-Interconnects.
Er erwarb einen M.S. (1994) in Physik an der Universität Kossuth in Debrecen, Ungarn. Im Rahmen einer gemeinsamen Doktorarbeit zwischen der ungarischen Universität Kossuth und der französischen Universität Aix Marseille-III promovierte er 1997 in Physik und Materialwissenschaften. Im Jahr 1998 begann er am Max-Planck-Institut in Düsseldorf, Deutschland, als Post-Doc zu arbeiten.
Nach seinem Wechsel zu Imec arbeitete er weiter an einer Reihe von Fragen der Verbindungstechnik, einschließlich Skalierung, Metallisierung, elektrischer Charakterisierung, Modulintegration, Zuverlässigkeit und Systemaspekten.

Bildquelle: Imec

Über Naoto Horiguchi
Naoto Horiguchi ist Direktor des Logik-CMOS-Skalierungsprogramms am Imec in Leuven, Belgien. Er arbeitet seit 2006 am Institut, wo er zusammen mit weltweiten Industriepartnern, Universitäten und Forschungsinstituten an der Entwicklung von CMOS-Bauelementen arbeitet. Sein aktueller Schwerpunkt ist die Skalierung von CMOS-Bauelementen bis zum 2-nm-Technologieknoten – und darüber hinaus.
Horiguchi begann seine Karriere in der Halbleiterbauelement-F&E bei Fujitsu Laboratories Ltd. im Jahr 1992. Von 1992 bis 1999 war er mit der Entwicklung von Bauelementen unter Verwendung von Halbleiter-Nanostrukturen in den Fujitsu Laboratories Ltd. und der University of California, Santa Barbara, beschäftigt. Von 2000 bis 2006 war er in der Entwicklung der 90-45-nm-CMOS-Technologie bei Fujitsu Ltd. als leitender Integrationsingenieur tätig.

Bildquelle: Imec

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