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Die multifunktionale Leiterplatte Leiterplatten mit integrierten aktiven und passiven Komponenten - Potenzial und Anforderungen

Autor / Redakteur: Prof. Herbert Reichl* / Claudia Mallok

Endgeräte für den Telekommunikations- und Konsumgütermarkt treiben die Entwicklung der Leiterplatte vom einfachen Komponententräger zur multifunktionalen Systemeinheit mit integrierten aktiven und passiven Komponenten an. Diese Entwicklung erfordert einerseits adäquate technologische Integrationsansätze, andererseits werden hohe Anforderungen an den Systementwurf (Chip-Package-Board Co-Design) gestellt, der sowohl elektrische (analog-digital), als auch thermo-mechanische Zuverlässigkeitsaspekte zu berücksichtigen hat.

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Die Anforderungen an das Packaging und die Systemintegration werden heute zu einem großen Teil hauptsächlich vom Konsumgütermarkt, speziell von Wireless Produkten (Mobiltelefone, MP3, Multi-Media-Devices u.a.), vorangetrieben. Im Mittelpunkt stehen eine höhere Funktionalität, kleine, leichte Bauformen, hohe Zuverlässigkeit und niedrige Produktionskosten.

Neben der weiteren Steigerung der Integrationsdichte und Funktionalität auf Chipebene, dem Moore‘schen Gesetz folgend (More Moore), werden unterschiedliche Komponenten, (IC, Passive, MEMS u.a.) in einem Package als System bzw. Sub-System integriert. Dies ist heute als System in Package (SiP, More than Moore) realisiert (Bild 1). Hierbei werden unterschiedlichste Technologien kombiniert, wobei organische Materialien als Substratträger eine wesentliche Rolle spielen.

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Bild 2 gibt einen aktuellen Überblick über die Kategorien von System in Package (SiP). Mit derzeitigen Technologien lassen sich organische Substrate (PCB) mit hochdichten Aufbaulagen mit Mikrovias herstellen. Auf beiden Seiten der Substrate werden passive und aktive Komponenten montiert. Der seitliche Flächenbedarf für aktive Komponenten auf einer Leiterplatte lässt sich durch die Verwendung von CSPs (Chip Size Packages) oder Flip Chips auf ein Minimum reduzieren.

Bild 3 zeigt ein Beispiel eines Multifunktionalen Demonstrationsboards, welcher mit unterschiedlichsten Komponenten, u.a. CSP, BGA, embedded Devices, CoB FC, CSP-IP, MEMS bestückt ist. Eine weitere Miniaturisierung erfordert jedoch eine dreidimensionale Integration der Komponenten. Fortschrittlichere Packages enthalten gestapelte Chips, die durch Bonddrähte mit einem Interposer oder einem Leiterrahmen verbunden sind. Abgesehen von der Miniaturisierung werden in den neuen Anwendungen Signalfrequenzen von mehreren GHz gefordert, welche durch lange Bonddrähte und ausgedehnte Verbindungswege auf Leiterplatten schwer zu realisieren sind.

Für die Signalintegrität sind kurze und impedanzangepasste Verbindungen notwendig. Dies kann u.a. durch eingebettete Komponenten erreicht werden. Einbettung bedeutet, dass sich die Leiter nicht nur unter, sondern auch auf den eingebetteten Komponenten befinden. Dies ermöglicht, einen dreidimensionalen Aufbau auch auf der eingebetteten Komponente fortzusetzen. Die Komponente ist elektrisch mit der oberen oder unteren Leitschicht oder beiden verbunden.

Dieser Weg der In-Board-Integration wird von vielen Herstellern derzeitig entwickelt oder befindet sich bereits in einem sehr fortgeschrittenen Stadium der Produktionseinführung. Darüber hinaus erlaubt das Einbetten von Komponenten auch die Verknüpfung von elektrischen und optischen Signalwegen, welche zukünftig speziell für schnelle Datenübertragungen eine Rolle spielen werden. Bild 4 zeigt den prinzipiellen Aufbau eines elektro-optischen Multifunktions-Boards.

Packaging Roadmap für Substratmaterialien

Die Japan Electronics & Information Technology Association (JEITA) veröffentlicht alle zwei Jahre eine Roadmap, welche mit anderen Roadmaps - wie der International Technology Roadmap of Semiconductors (ITRS) und iNEMI - abgestimmt ist und welche speziell u.a. auf die Leiterplattenentwicklung (PCB‘s) fokussiert. Dabei werden 3 Kategorien betrachtet: Class A: konventionelle Consumer-Elektronik, Class B: portable Produkte mit „Leading Edge“ Technologien und Class C: High Performance-Produkte mit „State of the Art“ Technologien.

Einige technische Spezifikationen bezüglich der geometrischen Parameter, den Anforderungen hinsichtlich erhöhter Integrationsdichte und Substratdicke sind in den Tabellen in Bid 5 bis 8 angegeben. Kennzeichnend ist, dass der Trend nach dünneren Substraten mit 60 bis 80 µm in den nächsten Jahren weiter anhält. Dies geht einher mit der Reduzierung der Leiterbahndicke für Build-up Substrate von ca. 10 auf 7 µm und der weiteren Reduzierung der Leiterbahnbreiten/Abstände sowie der Via-Durchmesser.

Board Integrationstechniken

1. Internationaler Status Board Integration

Weltweit werden verschiedene Ansätze zur Single- und Multichip-Integration in der Leiterplatte verfolgt. Bild 9 gibt einen prinzipiellen Überblick über die technologischen Ansätze.

Speziell in Japan und Korea sind einige PCB-Hersteller mit Embedded Devices bereits in Massenfertigung oder stehen kurz vor dem Abschluss ihrer Entwicklungsarbeiten. Hierzu gehören Clover Electronics, CMK, Ibiden, Kyocera SLC Technology, NEC Toppan Circuit Solutions, Oki Printed Circuit and Shinko Electro Industry und Samsung. [5].

Ein Hauptgrund für den Einsatz von Embedded Devices ist die Verkleinerung der Modulabmessung, wodurch z.B. bei tragbaren Elektronikprodukten (Uhr, Handy, Multi-Media Devices, etc.) eine Größenreduzierung des Boards um 30% erreicht werden kann. Die Miniaturisierung ist eine der treibenden Kräfte für die Entwicklungen dieser neuen Technologien. Bild 10 zeigt ein Beispiel eines Moduls von Casio Computers.

Für das Device Embedding werden einerseits diskrete Bauelemente - SMD (Widerstände, Kapazitäten) verwendet, als auch pre-packed Wafer Level Packages oder auch „Bare Dice“ verwendet, die wiederum „Face-up“ oder „Face-down“ integriert werden können. Bild 11 gibt beispielhaft einen Überblick über die verschiedenen Technologien einzelner Hersteller.

2. Chip-in-Polymer-Technologie

Die Chip in Polymer-Technologie des Fraunhofer IZM basiert auf der Einbettung von ultradünnen Chips in Aufbaulagen der Leiterplatten (PCBs) [6], [7]. Die elektronische Kontaktierung der Chips, welche weder ein Flip Chip noch ein Drahtbond ist, ist in Bild 12 dargestellt.

Die Grundidee von Chip in Polymer ist, dass ein dünner Halbleiterchip in eine Standard-PCB-Architektur eingepasst wird und die Technologie für die Herstellung von 3D-Stapeln und Mehrfachchips genutzt werden kann. Die Bondflächen des Chips müssen konditioniert werden um mit einem PCB-Metallisierungs-prozess kompatibel zu sein. Die Al-Kontaktflächen werden mit Cu-Bumps versehen. Anschließend werden die Wafer auf 50 µm gedünnt. Der nächste Schritt ist das Chipbonden der Chips unter Verwendung eines Klebstoffes.

Eine präzise Kontrolle der Dicke der Bondlinie ist unbedingt notwendig, um eine einheitliche Dicke des Durchgangsdielektrikums über dem Chip beizubehalten. Aus diesem Grund werden sowohl Klebefolien als auch der Pastendruck von Klebern untersucht. Für die Laminierung werden RCC-(Resin Coated Copper-)Schichten mit dünnem Cu benutzt. Die Prozessparameter müssen abgestimmt werden, um eine Beschädigung der Chips während des Laminierens zu verhindern. Kontakte zum Chip werden durch lasergebohrte Mikrovias hergestellt, gefolgt von einer PCB-kompatiblen Cu- Schicht.

Sämtliche Prozessschritte dieser Technologie sind auf die Herstellung von 18“ x 24“ Leiterplatten mit hochakkuraten Positionierungsmethoden ausgerichtet, welche lokale Bezüge für das Chip-Platzieren, Laserbohren und die Laserdirektbelichtung verwenden. Bild 13 zeigt den Querschnitt einer Cu-Zwischenverbindung zu einem eingebetteten Chip.

Die Methode, ultradünne Chips in die Aufbaulagen der Leiterplatte einzubetten, lässt auch eine Multi-Chip-Integration in den Leiterplatten zu. Bild 14 zeigt den prinzipiellen Aufbau einer 4-Chip-Integration (Kupfer-Zwischenverbindung zu einem eingebetteten Chip) und Bild 15 einen Querschliff des realen Testaufbaus.

3 Chip in Polymer - Zuverlässigkeit

Für Zuverlässigkeitstests wurden Testleiterplatten mit eingebetteten Chips mit einer Größe von 2,5 mm vorbereitet. Die FR4-Kernsubstrate hatten eine Dicke von 0,5 mm. Für das Chipbonden wurde eine Ag-gefüllte Klebepaste verwendet. Nach dem Chipbonden wurde der 50 µm Testchip in eine RCC-Schicht mit 80 µm Dielektrikumdicke eingebettet. Die In- und Outputs der Chips wurden mit einer Verkettung verbunden. Nach den Tests wurden die Verkettungen elektrisch getestet und zum Schluss wurden Querschnitte erstellt. Die folgenden Tests wurden durchgeführt:

  • Temperaturauslagerung 125°C für 1000 Stunden,
  • thermischer Schock (Luft-zu-Luft), -55°C/125°C, 2000 Zyklen,
  • Feuchtigkeitsauslagerung 85°C/85% relative Feuchtigkeitsgehalt, 2000 Stunden.

Alle Tests wurden ohne Kontaktunterbrechungen oder Schädigung der Daisy-Chain-Widerstände bestanden. Die Querschnitte zeigten keine Beschädigungen wie Delamination. Eine weitere Untersuchung war ein Test in Bezug auf die Empfindlichkeit gegenüber Feuchtigkeit beim Reflow-Löten. Muster wurden gemäß JEDEC Level 3 getestet, z.B. 168 h bei 30°C und 60% relativem Feuchtigkeitsgehalt gefolgt von drei Reflows bei 260°C Höchsttemperatur (bleifreier Zustand). Auch hier kam es zu keinen Defekten.

Zum Schluss wurde in einem Test gemäß JEDEC Level 1 (168 h bei 85°C und 85% relativem Feuchtigkeitsgehalt vorausgesetzt) eine Delamination zwischen Chip und Chipbondklebstoff beobachtet. Trotz alledem kam es auch bei diesen Chips nicht zu Stromkreisunterbrechungen. Abgesehen von den Schichtspaltungen waren die Verkettungen intakt.

Zusätzlich zu der experimentellen Einschätzung der Zuverlässigkeit wurde auch die 3D-FEM-Modellbildung und die Simulation des thermomechanischen Verhaltens von eingebetteten Chips durchgeführt [8]. Im Ergebnis der Simulation konnten keine kritischen Punkte in den Chip-in-Polymer-Packages gezeigt werden.

Die Hauptanwendung der Chip-in-Polymer-Technologie wird in der Herstellung von kleinen Packages wie z.B. stapelbare Chips, SiPs oder kleine Module mit nur wenigen Chips erwartet. Die Höchstzahl der eingebetteten Chips wird vom Ertrag bestimmt, d.h. von den letztendlichen Kosten. Hervorzuheben ist, dass nur voll funktionsfähige Chips verwendet werden sollten (Known Good Die).

Die erste Funktionsvorrichtung, die im Rahmen des HIDING DIES-Projektes realisiert wurde, ist ein Chipkartenmodul. Es enthält einen Philips-Chip mit 3,2 mm x 2,9 mm Größe und 10 verbundenen Kontakten. Die 50 µm Chips wurden auf einen 100 µm FR4-Kern gebondet und anschließend wurde RCC auf beide Seiten laminiert, so dass das Modul vier Cu-Schichten hat. Die gesamte Moduldicke beträgt 300 µm. Die Funktionalität des Kontrollchips wurde erfolgreich nach der Modulherstellung getestet.

4 Integration von optischen Wellenleitern in PCB

Aufgrund der wachsenden Taktfrequenz von Prozessoren steigt der Bedarf an Bandbreite zur störungsfreien Übertragung großer Datenmengen innerhalb von Rechner- und Telekommunikationssystemen stetig an. Für die damit verbundene Forderung nach hoch bitratigen intra-System-Kurzstreckenverbindungen stellen optische Übertragungsstrecken eine sinnvolle Alternative zu hochfrequenten elektrischen Verbindungen dar, wobei optische Folien mit in den Baugruppenträger integrierten planaren Wellenleitern besonders geeignet sind. Wesentliche Gründe hierfür ist die Möglichkeit, eine sehr hohe Kanaldichte bei 10 Gbit/s pro Kanal zu realisieren und die Verlustwärme sowie die Störeinflüsse durch elektromagnetische Strahlung zu verringern.

Im Rahmen des BMBF-Projektes „Futureboard“ wurden Technologien zur Herstellung von Leiterplatten mit innen liegenden optischen Wellenleitern auf Basis von Dünnglasfolien (Displayglas) untersucht (Bild 16) sowie Konzepte für die optische Kopplung in den Schnittstellen Modul-Board und Board-Backplane (Bild 17) entwickelt [9]. Zur Herstellung der Wellenleiter in der Dünnglasfolie wird ein Verfahren des Ionenaustausches entwickelt, so dass die Folien nicht mechanisch strukturiert werden müssen.

Zusammenfassung

Die Leiterplatte entwickelt sich in den nächsten Jahren zum multifunktionalem Systemboard (6. Generation, Bild 18). Jedoch auch an ihre Funktion als klassischer Bauelementeträger werden höhere Anforderungen hinsichtlich Material und Technologie (Design-Rules) gestellt, die durch den Einsatz von Flip Chip und Bauelementen mit hoher Anschlusszahl und mobilen Applikationen getrieben werden.

Diese Design-Randbedingungen, bringen die Leiterplattentechnologie an ihre Grenzen bezüglich der technologischen Umsetzung und stellen auch eine Herausforderung hinsichtlich Kosten dar. Aus diesem Grund wird von einigen Herstellern der Lösungsansatz mit Silizium Interposern auf der Leiterplatte vorangetrieben. Durch das Einbetten von Komponenten in die Leiterplatte lassen sich einerseits die Abmessungen einer Baugruppe reduzieren; andererseits eröffnen sich neue Wege der 3D-Integration für eine weitere Miniaturisierung.

Literatur

[1] ENIAC, ITRS 2006/7

[2] A&P Roadmap ITRS, 2007, Semi, USA

[3] 2007 Jisso Technolgy Roadmap, JEITA

[4] Utsunomiya H.: “Packaging Substrates Technology Trends in Japan”, PanPacific 2007

[5] Utsunomiya H.: “EAD & EPD Technology 2007”, Fraunhofer IZM Seminar, Berlin, Oktober. 2007

[6] Ostmann A., Neumann A., Weser S., Jung E., Böttcher L., and Reichl H.: “Realization of a Stackable Package Using Chip in Polymer Technology”, Proceedings Polytronic Conference, June 23.-26. 2002, Zalaegerszeg, Hungary

[7] Aschenbrenner R, Ostmann A, Neumann A., Reichl H.: „Process Flow and Manufacturing Concept for Embedded Active Devices“, EPTC 2004, Dec. 8 - 10, 2004, Singapore

[8] Sommer J.-P., Michel B., Ostmann A.: „Electronic Assemblies with Hidden Dies – Design Support by Means of FE Analysis „, Proceedings ECTC 2006, September 5.-7. 2006, Dresden, Deutschland

[9] Schröder, H. u.a. „Elektro-optische Leiterplatten auf Basis von Dünnglaslaminaten mit integrierten optischen Wellenleitern“, EBL 2008, 13. 14. Februar 2008, Fellbach, Deutschland

*Prof. Dr.-Ing Dr.-Ing. e.H. Herbert Reichl ist Institutsleiter des Fraunhofer IZM in Berlin.

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