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Leiterplatten-Design

Leiterbahnstrukturen für Hochstromanwendungen mit dem Design-Tool Allegro PCB optimieren

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Unterschiedliche Leiterbahnsegmente

Bild 1: Unterschiedliche Leitungsbreite eines Netzes (Archiv: Vogel Business Media)

Wenn es gilt Platzprobleme zu lösen, dann ist es effektiv, bei stromführenden Leitungen die einzelnen Segmente einer Leiterbahn nur genauso breit wie erforderlich zu gestalten. Wenn wie in Bild 1 zu sehen ist, vier IGBTs jeweils 3 A ziehen können, kann die Zuleitung nach einem Abzweig entsprechend verjüngt werden. Im Constraint Manager der Leiterplatten-Design-Software Allegro von Cadence lassen sich jedem Teilnetz Design-Regeln zuweisen, die dann die minimale Leiterbahnbreite festlegen. So wird beim Routen im Allegro PCB Editor automatisch die entsprechende Breite verwendet. Der Vorteil von echten Leiterbahnen ist, dass sie sich über den Design Rule Check (DRC) prüfen lassen. Zentrale Regeln wie „3 Amps“ oder „6 Amps“ sind schnell zugewiesen und stellen später ein fehlerfreies und komplett dokumentiertes Design dar. Wenn Leiterbahnen mit unterschiedlicher Breite Verwendung finden, können keine Vias unbeabsichtigt in die Leitung gesetzt werden.

Problematische Vias in Kupferflächen

Einige Designer verwenden für Zuleitungen auch Kupferflächen. Beim manuellen Verlegen achtet der Layouter auf die minimale Breite der Kupferfläche. Jedoch kann es später durch dynamisches Freistellen von Vias oder bei der Ausgabe von Gerberdaten zu ungewollten und unentdeckten Verjüngungen der Kupferflächen kommen. Eine optische Kontrolle ist nur mit Kenntnis des funktionellen Designs möglich und eine schlechte Dokumentation eine häufige Fehlerquelle bei Redesigns, weil sich unbeabsichtigt Verjüngungen einschleichen und lokale Überhitzungen verursachen.

Bild 2: Stromdichte einer Kupferfläche eingeschnürt von einem Via (Archiv: Vogel Business Media)

In Bild 2 ist die Stromdichte einer Kupferfläche zu sehen, in die eine Durchkontaktierung mit entsprechender Freistellung eingebracht wurde. Der Querschnitt der Kupferfläche hat sich hier auf etwa 25% reduziert und führt an der Engstelle zu einer unzulässigen Überhitzung. Dass man Vias später durch Kupferflächen führt, ist ein häufiger Anwendungsfall.

Mit der IR-Drop-Analyse lässt sich der Spannungsabfall und auch die Stromdichteverteilung im Kupfer analysieren. Dort, wo die Stromdichte einen vorgegebenen Grenzwert übersteigt, muss die Verjüngung beseitigt werden. Diese Analyse lässt sich auch über den Constraint Manager automatisieren und alle Hochstromleitungen bzw. Flächen, Vias und Anschlusspins auf die maximale Stromdichte hin untersuchen.

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