Shift-Left: Integrierte Verifikation enttarnt Design-Fehler

| Autor / Redakteur: Joe Krolla * / Gerd Kucera

Bild 1: Die frühzeitige Erkennung und Beseitigung potenzieller Probleme und Fehler ist ein Muss für die Entwicklung und Fertigung (Quelle Lifecycle Insights – September 2018).
Bild 1: Die frühzeitige Erkennung und Beseitigung potenzieller Probleme und Fehler ist ein Muss für die Entwicklung und Fertigung (Quelle Lifecycle Insights – September 2018). (Bild: Mentor Graphics)

Am Beispiel des Leiterplatten-Designs erklärt der Artikel die Shift-Left-Methode zur frühen Verifikation der Entwicklungsschritte. Sie offenbart Fehler, die sich sonst im nächsten Prozessschritt auswirken.

Die rasant zunehmende Komplexität heutiger Entwicklungen in Kombination mit dem Zwang, diese neuen Produkte so schnell wie möglich auf den Markt bringen müssen, strapazieren die Entwicklungsressourcen bis an ihre Grenzen. Bei Neuentwicklungen werden 17% aller Projekte abgebrochen. Weitere 28% schaffen das vorgesehene Terminziel nicht. Das Projekt leidet. Benötigt wird ein effizienter Design-Fluss, der verfügbare technische Ressourcen besser nutzt, ohne den Fortgang komplexer Projekte zu beeinträchtigen.

Die frühzeitige Erkennung und Beseitigung potenzieller Probleme ist somit ein Muss. Die vielfältigen Fallstricke reichen von einfachen Schaltplanfehlern, die in das Layout gelangen, bis hin zu komplexen mechanischen Problemen oder Schwierigkeiten, die eine Prüfungs- und Fertigungstauglichkeit der Produkte beeinträchtigen. Die möglichst frühe Erkennung und Behebung dieser potenziellen Hürden im Prozess verhindert unnötige Verzögerungen im Zeitplan und kostspielige nachträgliche Änderungen. Darüber hinaus werden wertvolle technische Spezialisten entlastet, die sich bereits neuen Projekten widmen können.

Der althergebrachte Ablauf einer Entwicklung

Der traditionelle Projektentwicklungsfluss (Bild 2) ist ineffizient und weist zahlreiche Problemquellen auf. Dabei verlässt er sich viel zu sehr auf manuelle Prüfungen und kostspielige Prototypen. Die Verifikation der einzelnen Entwicklungsphasen findet viel zu spät im Prozess statt. Wertvolle technische Ressourcen werden für das Debuggen von Fehlern im Labor eingesetzt, die schon während der Eingabe des Schaltplans hätten erkannt werden können. Fehler, die erst so spät aufgedeckt werden, führen zu kostspieligen nachträglichen Änderungen, die wiederum demselben ineffizienten, fehleranfälligen, manuellen Prüfprozess folgen.

Dieser konventionelle Prozessfluss führt in einem typischen Projekt zu 2,9 nachträglichen Änderungen, mit einer durchschnittlichen Zeitplanverzögerung von 8,5 Tagen und Kosten von 44.000 US-$ pro Änderung (Quelle: Lifecycle Insights – September 2018). Bei Hochleistungssystemen fallen die Kosten oft noch höher aus. Aufgrund der Komplexität moderner Entwürfe können diese Verzögerungen und Zusatzkosten nicht vorausberechnet werden. Projekt-Manager planen daher nicht selten von vorherein einen entsprechenden Zeit- und Kostenpuffer ein. Dieser Ansatz verschwendet Zeit, Personal und Material und setzt Projekte dem Risiko aus, ganz abgebrochen zu werden.

Im Vergleich zu den Stufen klassischer Entwicklungsmethoden (V-Modell), in der die Verifikation den Abschluss bildet (oder zumindest in einer sehr späten Entwicklungsphase auftritt) findet in der Shift-Left-Verifikation eine Linksverschiebung statt: Tests werden so früh wie möglich in die unterschiedlichen Stadien der Entwicklungsarbeit vorgezogen.

Integrierte Verifikation nach dem Shift-Left-Ansatz

Um die Ineffizienzen im konventionellen Ablauf zu beseitigen, ist ein Shift-Left-Ansatz wünschenswert, der die Verifikation so früh wie möglich in den Entwicklungsprozess integriert (Bild 3). Dies bedeutet, dass Fehler und potenzielle Hemmnisse schon an der Quelle abgefangen werden, noch bevor sie sich in den nachfolgenden Phasen des Projekts fortsetzen können. Schaltplanfehler lassen sich während der Eingabe des Schaltplans beseitigen, nicht aber im Labor, wenn bereits kostspielige Prototypen gebaut und hunderte Debugging-Stunden angefallen sind. Die Schaltplanintegrität muss automatisch analysiert werden, um nicht mehr auf manuelle Sichtprüfungen der Schaltpläne angewiesen zu sein.

Entflechtungsregeln für die Signal- und Versorgungsintegrität und Design Constraints zum Prüfen müssen während der Erfassung des Schaltplans angegeben und nicht erst in der Layout-Phase noch schnell eingeschoben werden. Die Signal- und Versorgungsintegrität, EMI Compliance, thermische Untersuchung und Vibrationsanalyse müssen allesamt während des Layout-Prozesses validiert werden.

Die frühzeitige Integration der Überprüfung ist nicht zum Nulltarif zu haben. Modellentwicklung, Simulationen und Ergebnisanalyse erfordern Zeit und Mühe. Eine integrierte Werkzeugumgebung minimieren jedoch die Komplexität und den Overhead, die durch den neuen Verifikationsschritt im Entwicklungsverlauf entstehen. Zeit, die man früh im Prozess investiert, spart später hunderte Stunden für das Debugging von Problemen anhand physischer Prototypen. Zudem lassen sich Probleme, die in der Schaltplan- und Layoutphase erkannt werden, einfach und ohne kostspielige nachträgliche Änderungen korrigieren.

Bild 4: Auswirkung der Verifikation auf die Zykluszeit (Quelle Lifecycle Insights – September 2018).
Bild 4: Auswirkung der Verifikation auf die Zykluszeit (Quelle Lifecycle Insights – September 2018). (Bild: Mentor Graphics)

Eine Untersuchung von Lifecycle Insights bestätigt, dass Zeit, die bereits in der frühen Entwicklung für die Verifikation investiert wird, gut investiert ist (Bild 4). Denn das Ergebnis ist ein effizienterer Prozess mit einer größeren Abdeckung als bei einem konventionellen Ansatz, der sich auf manuelle Peer-Reviews verlässt. Der höhere Zeitaufwand in der Design- und Verifikationsphase verringert den Zeitaufwand für das Testen und Debuggen physischer Prototypen und führt damit zu besseren Projekten. Dieselbe Studie hat auch ergeben, dass die breite Nutzung der Verifikation die Chancen verbessert, dass ein Projekt planmäßig abgeschlossen wird und sie das Risiko eines Projektabbruchs senkt (Bild 5).

Bild 5: Auswirkung der Verifikation auf die Projekte (Quelle Lifecycle Insights – September 2018).
Bild 5: Auswirkung der Verifikation auf die Projekte (Quelle Lifecycle Insights – September 2018). (Bild: Mentor Graphics)

Der integrierte Verifikationsfluss bietet einen substanziellen Mehrwert für die Entwicklung und das Management. Die Entwicklung profitiert von einem gründlicheren automatisierten Prozess, der die Abdeckung verbessert, Fehler abfängt und potenzielle Probleme an einem Punkt erkennt, an dem sie noch problemlos korrigiert werden können. Das Management profitiert, weil keine nachträglichen Änderungen mehr anfallen, die unberechenbare Verzögerungen im Zeitplan bewirken und Zusatzkosten verursachen. Das Ziel muss ein allumfassender, mehrdimensionaler Verifikationsprozess sein, der die Abhängigkeit von manuellen Reviews und vom manuellen Debugging physischer Prototypen verringert (Bild 6).

Bild 6: Umfassender, mehrdimensionaler Verifikationsprozess.
Bild 6: Umfassender, mehrdimensionaler Verifikationsprozess. (Bild: Mentor Graphics)

Hauptkomponenten im Shift-Left-Ansatz

Die Shift-Left-Lösung integriert eine Vielzahl an Analyse- und Verifikationswerkzeugen in die Schaltplan- und Layoutphase des Projekts. Diese Werkzeuge sind beispielsweise für allgemeine Entwickler von Leiterplatten gedacht und erlauben, innerhalb der vertrauten Autorenumgebungen zu arbeiten, um Fallstricke früh im Entwurf zu erkennen.

Ein integrierter Verifikationsfluss setzt an der Quelle an – beim Schaltplan. Fehler, die hier erkannt und behoben werden, haben den größten Einfluss auf den Rest des Prozesses. Bei diesen Fehlern ist von je her auch die Wahrscheinlichkeit am größten, dass sie bei den konventionellen manuellen Review-Prozessen unerkannt bleiben. Sich beim Review eines komplexen Designs mit mehreren Leiterplatten und tausenden Bauteilen lediglich auf ein zweites Augenpaar zu verlassen, ist zeitaufwändig, im Umfang begrenzt und fehleranfällig. Ein solches Verfahren dauert länger und bindet wertvolle Kapazitäten von Entwicklern, verhindert jedoch nicht, dass viele einfache Schaltplanfehler, die problemlos hätten behoben werden können, in das Layout gelangen und sich nachfolgend in den physischen Prototypen manifestieren.

Die automatisierte Analyse der Integrität eines Schaltplans ersetzt den manuellen Review-Prozess und ermöglicht die vollständige Prüfung aller Netze mit einer oder mehreren Leiterplatten durch vordefinierte Kontrollen auf häufige Schaltplanfehler und eine intelligente Bauteilmodell-Bibliothek. Die Analyse wird parallel zur Schaltplaneingabe durchgeführt und beseitigt die häufigsten Schaltplanfehler, bevor das Layout beginnt. Die Design-Kontrollen begutachten auch die Stromversorgung und die verwendeten Technologien. Zu den allgemeinen Kontrollen müssen Prüfungen auf fehlende Versorgungs- und Erdungsverbindungen, falsche Diodenausrichtungen, fehlende oder redundante Pull-Up- und Pull-Down-Widerstände, Kondensator-Spannungsderatings, Netze ohne Treiber oder Empfänger, technische Treiber/Empfänger-Kompatibilität, Konnektivität zwischen Leiterplatten, Bitänderungsfehler (MSB zu LSB) usw. gehören. Der Austausch des manuellen Review-Prozesses durch einen automatisierten Prozess führt zu einer größeren Fehlerabdeckung und einer deutlich höheren Wahrscheinlichkeit, mit einem Schaltplan in die Layout-Phase zu gehen, der auf Anhieb alle Prüfungen besteht.

Die Prüftauglichkeit muss auch bei der Eingabe des Schaltplans vor dem Layout analysiert werden. Ziel ist es, die Analyse der Prüftauglichkeit in der Zeitleiste des Design-Flusses nach links zu verschieben und den Prozess zu automatisieren. Das Design wird analysiert, Testpunktanforderungen werden identifiziert und als Constraints an das Layout übergeben. Das Ergebnis sind weniger Fehler durch eine unzureichende Testabdeckung, eine schnellere und reibungslosere Übergabe an die Fertigung mit effizienteren und kosteneffizienteren Testprozessen.

Simulationen und Analysen der Signalintegrität, Versorgungsintegrität und analogen/gemischten Signale müssen ebenfalls in der Schaltplanphase des Designs stattfinden. Dann kann der Techniker einen Satz von Positionierungs-, Entflechtungs- und PDN-Constraints entwickeln, die die Anforderungen des Ziel-Designs erfüllen. Die Constraints werden analog zu den Testpunktanforderungen an das Layout weitergeleitet.

Während des Layouts wird die Signalintegrität für alle kritischen Netze analysiert, damit die Qualitäts- und Zeitanforderungen für die Signale innerhalb der Spezifikationen liegen. Die Analyse der Versorgungsintegrität muss die Gleichspannungsabfall-Analyse beinhalten, um zu große Spannungsabfälle und hohe Stromdichten zu erkennen, und die Wechselspannungslagen-Analyse, um die Kondensatorauswahl und -positionierung zu optimieren.

Im Zuge der Bauteilpositionierung müssen die EMI-Validierung, die thermische Analyse, die Vibrations-/Beschleunigungsanalyse und die Fertigungstauglichkeitsanalyse durchgeführt werden, um alle potenziellen Probleme schnell zu erkennen und zu beheben. Im traditionellen Design-Fluss werden die Probleme erst beim physischen Testen in einer EMI-, thermischen oder HALT-Testkammer (Highly Accelerated Life Test ) erkannt. Probleme, die die mechanische Integrität des Designs beeinträchtigen, aber im Layout nicht abgefangen werden, verursachen während der Korrektur in der Regel den höchsten Kosten- und Zeitaufwand. Sie erfordern oft nachträgliche Änderungen an den Leiterplatten und Werkzeugwechsel. Simulationen während des Layouts erhöhen die Wahrscheinlichkeit, dass die Tests auf Anhieb bestanden werden.

Auch die Fertigungstauglichkeit steht im Mittelpunkt

Eine Sign-off-Phase nach dem Layout muss eine Kontrolle der elektrischen Regeln und eine Validierung des Designs für die Fertigung beinhalten. Im konventionellen Design-Ablauf wird die elektrische Leistung häufig mit einer Sichtinspektion validiert, bei der mehrere Leiterplattenlagen manuell auf Erdrückleitungen, potenzielle Quellen für Rauschen und andere layoutbezogene Probleme untersucht werden. Auch dieser Prozess muss so automatisiert werden, dass eine vollständige Leiterplattenverifikation anhand eines Satzes vordefinierter Regeln durchgeführt wird. Und schließlich muss die Fertigungstauglichkeit des Designs verifiziert werden, damit auch die kosteneffiziente Fertigungstauglichkeit des Endprodukts gewährleistet ist. Die entsprechende Analyse muss die Fertigung, Bestückung und Prüfung von Standard- und Starrflex-PCBs und Entwicklungen mit mehreren Leiterplatten abdecken.

Der Shift-Left-Ansatz soll immer bewirken, dass so viele Verifikationen wie möglich in der Zeitleiste nach links verschoben werden und die Analyse gleichzeitig so automatisieren, dass die größtmögliche Fehlerabdeckung erreicht wird. Das Erkennen und Korrigieren von Problemen an der Quelle vermeidet zeitaufwändige Debugging-Anstrengungen und kostspielige nachträgliche Änderungen. Der konventionelle Design-Fluss ist extrem unberechenbar. Er verlässt sich zu sehr auf manuelle Sichtkontrollen, die nicht verhindern, dass zu viele Fehler in den nächsten Prozessschritt gelangen.

Eine Shift-Left-Methodik erfordert jedoch eine umfassende System-Design-Plattform für die vorherige Analyse und Verifikation. Die vollständig integrierte Xpedition-Verifikationsplattform von Mentor beinhaltet für das Entwickeln von Systemen mit einer oder mehreren Leiterplatten die automatisierte Analyse der Schaltplanintegrität mit integrierten automatisierten Design-Kontrollen und einer umfassenden Bibliothek intelligenter Modelle. Die Prüftauglichkeitsanalyse, die automatisierte Modellierung von Bauteilen für die Vibrationsanalyse, die Gleichspannungsabfall-Analyse für Starrflex-Designs und Designs mit mehreren Leiterplatten sowie die parallele DFM-Analyse während des Layouts sind weitere Technologien, die in die Autorenumgebung für eine einfachere, schnellere Validierung integriert sind.

‚Shift Left‘: Wie man Performance-Tests in der Software-Entwicklung vorverlegt

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* Joe Krolla ist Business Development Manager Electronic Board System Gruppe bei Mentor (Siemens).

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