FPGA-Design-Tool

ISE Design-Suite verbessert

05.08.2010 | Redakteur:

Die vierte Generation der ISE Design-Suite (v12.2) von Xilinx bietet einen Designflow für die partielle FPGA-Rekonfigurierung sowie eine verbesserte Clock-Gating-Technik, mit der sich

Die vierte Generation der ISE Design-Suite (v12.2) von Xilinx bietet einen Designflow für die partielle FPGA-Rekonfigurierung sowie eine verbesserte Clock-Gating-Technik, mit der sich die Verlustleistung in den dynamischen Block-RAMs in Schaltungen senken lässt, die mit Virtex-6-FPGAs aufgebaut sind. Die neue Version enthält nun auch eine Simulationslösung für den Embedded-Designflow.

Die partielle Rekonfigurierung ermöglicht Flexibilität im laufenden Betrieb. Damit lassen sich Bereiche eines FPGAs „on the fly“ mit neuen Funktionen programmieren, ohne die Integrität der Applikationen, die in den anderen Bereichen des FPGAs laufen, zu beeinträchtigen.

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