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Intel: Neues FPGA-Topmodell mit schnellen UPI- und PCIe-Gen4-Schnittstellen

Redakteur: Michael Eckstein

Seine neuen Stratix-10-DX-FPGAs hat Intel für ein bestmögliches Zusammenspiel mit seinen aktuellen und zukünftigen Xeon-Prozessoren ausgelegt. Ab 2021 sollen sie auch „Compute Express Link“ (CXL) unterstützen, den neuen offenen Schnittstellenstandard für Hochgeschwindigkeitsverbindungen.

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Rechenklotz: Patrick Dorsey, Vice President of Product Marketing von Intels Network and Custom Logic Group, zeigt stolz den neuen Stratix-10-DX-FPGA.
Rechenklotz: Patrick Dorsey, Vice President of Product Marketing von Intels Network and Custom Logic Group, zeigt stolz den neuen Stratix-10-DX-FPGA.
(Bild: Intel Corporation)

Intels neu formierte „Network and Custom Logic Group“ stellt ihr erstes Produkt vor: den neuen Intel-FPGA Stratix 10 DX. Diese „Field Programmable Gate Arrays“ sind Teil von Intels „Heterogenous Architecture Strategy“, in der das Unternehmen CPU-, GPU-, FPGA- und spezielle KI-Bausteine mit Interconnect- und Speicher-Lösungen in einem Portfolio zusammenfasst. Die neuen Stratix-Modelle besitzen je zwei leistungsstarke, prozessororientierte Schnittstellen: „Intel Ultra Path Interconnect“ (Intel UPI) und PCI-Express (PCIe) Gen4 x16. Im Zusammenspiel mit bestimmten Xeon-Prozessoren bildet UPI laut Intel ein kohärentes Interface. Das PCIe-Gen4-Interface ist laut Hersteller ebenfalls für ein optimales Zusammenspiel mit Xeon-CPUs ausgelegt, unterstützt aber auch Standardanwendungen und arbeitet nicht kohärent.

Intel nutzt für die Fertigung der beeindruckend großen Chips seine hauseigene „Advanced Packaging Technology“ auf Basis seiner „Embedded Multi-die Interconnect Bridge“ (EMIB). Stratix ist aus mehreren, auf separaten Silizium-Chips (Dies) integrierten Funktionsblöcken zusammengefügt, den so genannten „Chiplets“. Das können beispielsweise I/O-Schnittstellen, Speicher, Grafik usw. sein. Intel bietet eine Bibliothek mit unterschiedlichen Chiplets an. Das Chiplet-Öksystem steht zudem externen Partnern offen. Die zentrale, monolitisch integrierte Core-Fabric des neuen FPGAs verfügt über 2,8 Mio. Logikzellen.

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Darüber hinaus unterstützen die neuen FPGAs ausgewählte „Optane DC Persistent Memory“-Dual-In-Line-Memory-Module (DIMMs). Hinter dem Markennamen Optane verbirgt sich die über Jahre gemeinsam mit Micron Technologies entwickelte und seit 2017 erhältliche nichtflüchtige Speichertechnik 3D XPoint. Diese kann einzelne Bytes adressieren und soll gegenüber herkömmlichem NAND-Flash mit erheblich schnelleren Schreibzeiten punkten. Der integrierte Speichercontroller unterstützt laut Intel bis zu acht solcher DIMMs mit bis zu 4 TByte Kapazität pro FPGA. Intel stattet einige Varianten des Stratix-10-DX-FPGAs zudem mit 100G-Ethernet-Schnittstellen, bis zu 512 GByte/s schnelles HBM2-Onboard-DRAM (High Memory Bandwidth) und einem „Hard Processor Subsystem“ (HPS) auf Basis eines integrierten 64-Bit-ARM Cortex-A53-Prozessors mit vier Kernen aus.

Viel Bandbreite, schnelle Hardware-Beschleunigung

Im Vergleich mit bisherigen Stratix-FPGAs soll das neue, im 14-nm-FinFET-Prozess gefertigte Modell eine Hyperflex-Architektur mit deutlich höherer Core-Performance besitzen. „Unsere Stratix-10-DX-Bausteine sind dafür ausgelegt, in Kombination mit Intel-Prozessoren Workloads in Cloud- und Unternehmens-Rechenzentren drastisch zu beschleunigen“, sagt David Moore, Intel Vice President und General Manager, FPGA and Power Products innerhalb der Network and Custom Logic Group. Keine andere FPGA-Lösung würde derzeit eine ähnliche Funktionsvielfalt für Server-Designs bieten, die auf zukünftige skalierbare Intel-Xeon-Prozessoren abgestimmt sind. Insgesamt resultiere daraus eine enorm hohe nutzbare Bandbreite und Hardware-Beschleunigung.

Profitieren sollen in erster Linie Betreiber von Rechenzentren: Diese setzen zunehmend Hardwarebeschleuniger ein, um die Rechenleistung ihrer Serversysteme zu erhöhen, auf denen Netzwerk- und Cloud-basierte Anwendungen laufen. Dazu zählen beispielsweise das Trainieren neuronaler Netze für Künstliche Intelligenz (KI), Inferenz-Applikationen oder auch Datenbanken-Anwendungen.

Beschleuniger lassen sich an unterschiedliche Workloads anpassen

Die effektive Leistung von Hardwarebeschleunigern hängt stark von der nutzbaren Bandbreite und der Latenzzeit zwischen einer oder mehreren Server-CPUs, dem verfügbaren Systemspeicher und einem angeschlossenen Beschleuniger (GPU, FPGA, anwendungsspezifische Standardprodukte usw.) ab. Das Umleiten bestimmter Aufgaben auf Beschleuniger entlastet die CPU-Kerne. Diese können dann andere Workloads mit höherer Priorität bearbeiten, was die Effizienz des Rechenzentrums erhöht. „Intels FPGA-basierte Beschleuniger bieten hardwaregestützte Leistung kombiniert mit der Flexibilität, sich an mehrere Workloads anpassen zu können“, erklärt Moore.

In Kombination mit zukünftigen skalierbaren Xeon-Prozessoren sollen die neuen UPI-Schnittstellen nahezu 40% geringere Latenzzeiten ermöglichen, erwartet Intel. Kohärenter Datenfluss soll demnach die Leistung des Gesamtsystems deutlich steigern. Insgesamt sei eine Spitzenübertragungsrate von 28 GByte/s möglich. Die PCIe Gen4x16-Schnittstellen können theoretisch bis zu 32 GByte/s übertragen. Laut Intel lässt sich mit diesen Lösungen der Datendurchsatz in Rechenzentren in etwa verdoppeln.

Compute Express Link (CXL) soll 2021 kommen

Speicher-kohärente FPGA-Schnittstellen sind Teil von Intels Roadmap. 2021 will das Unternehmen erste „Compute Express Link“-(CXL-)Produkte fertig haben. CXL ist als branchenweit offene Standardschnittstelle für die Hochgeschwindigkeitskommunikation konzipiert. Damit reagiert die Branche auf die Entwicklung, dass Beschleuniger zunehmend als Ergänzung zu CPUs zur Unterstützung neuer Anwendungen wie Künstliche Intelligenz und Maschinelles Lernen eingesetzt werden.

Die CXL-Technologie stellt die Speicherkohärenz zwischen dem Speicher der CPU und dem Speicher angeschlossener Geräte sicher. Dadurch sollen sich Ressourcen gemeinsam nutzen lassen, was eine höhere Leistung, reduzierte Komplexität des Softwarestacks und niedrigere Gesamtsystemkosten ermöglichen würde.

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