Innovative Timing-Lösungen vereinfachen das Design von Hochleistungs-Rechenbeschleunigern

| Autor / Redakteur: James Wilson * / Thomas Kuther

Auf den Richtigen Takt kommt es an: nicht nur in der Musik, sondern auch bei Hochleistungs-Computing-Hardware.
Auf den Richtigen Takt kommt es an: nicht nur in der Musik, sondern auch bei Hochleistungs-Computing-Hardware. (Bild: © kkolosov - stock.adobe.com)

Die Nachfrage nach Hochleistungs-Computing steigt ständig weiter und damit auch der Bedarf an leistungsfähigen Timing-Lösungen wie Hochleistungs-Taktgeber oder PCIe-Puffer.

Cloud Computing und künstliche Intelligenz (KI) sind die Schlüssel zur Lösung einiger der weltweit größten Herausforderungen, nämlich der Beschleunigung der wissenschaftlichen Erkenntnisse und der Steigerung des Innovationstempos in der medizinischen Forschung, im Energiebereich, im Gesundheitswesen und in vielen anderen Branchen. Heutzutage können Datenwissenschaftler mithilfe der KI und des Hochleistungs-Computing (HPC) große Datenmengen analysieren, Erkenntnisse gewinnen und Probleme schneller lösen als je zuvor.

Da die Nachfrage nach HPC ständig zunimmt, werden Rechenzentren zunehmend auf eine beschleunigte Rechenleistung optimiert. Dies wiederum hat die Nachfrage nach spezialisierter Computer-, Netzwerk- und Speicherhardware vorangetrieben, die für niedrige Latenzzeiten, hohen Datendurchsatz und Netzwerkkonnektivität optimiert ist. Ähnlich hat dieser Markttrend auch den Bedarf an leistungsfähigen Timing-Lösungen erhöht, um den Betrieb von HPC-Workload-Beschleunigern zu verbessern.

Timing-Lösungen zur Server-Beschleunigung

Hardware-Beschleuniger werden eingesetzt, um die HPC-Arbeitslasten bei Anwendungen in Rechenzentren rascher abzuarbeiten. Während dafür in der Vergangenheit Grafikprozessoren (GPUs) eingesetzt wurden, werden FPGAs (feldprogrammierbare Gate Arrays) zunehmend zu einer weiteren Option. Beide Lösungen vereinen Parallelverarbeitung, schnelle Ein-/Ausgabe und High-Speed-Speicherschnittstellen, um die Verarbeitungsleistung zu skalieren, so dass die Server die neuronalen Netzwerke, die Suchmaschinen, die Spracherkennung, die Übersetzung natürlicher Sprache sowie die Bildverarbeitung versorgen, effizient betreiben können.

GPUs und FPGAs stellen auf schnellere I/O-Schnittstellen mit 25 Gbit/s um, um das Co-Processing zwischen mehreren ICs einfacher zu skalieren. Wie in Bild 1 dargestellt, benötigen diese Hochgeschwindigkeits-I/O-Schnittstellen jitterarme Timing-Referenzen zur Minimierung der Bitfehlerrate sowie zur Verbesserung der Gesamtleistung des Systems. Jitterarme Quarzoszillatoren (XOs) und Taktgeneratoren eignen sich sehr gut für eine I/O-Taktung von GPUs/FPGAs. Hochleistungs-Taktgeber wie Si510 XO und Si5332 von Silicon Labs sind für diese Anwendung ideal geeignet, da sie ein Jitter-armes Referenz-Timing, einen kleinen Formfaktor und eine integrierte Rauschunterdrückung für die Stromversorgung kombinieren und so den Einfluss des Rauschens des Schaltnetzteils auf die High-Speed-I/O-Performance auf ein Mindestmaß reduzieren.

Der richtige Takt für Netzwerk-Schnittstellenkarten

Netzwerk-Interface-Karten (NICs) dienen zur Verbindung von Servern und Speicherquellen mit einem Rechenzentrums-Netzwerk. Mit zunehmendem Bandbreitenbedarf gehen die Rechenzentren dazu über, anstelle der bisherigen 10GbE/40GbE-Glasfasernetze schnellere 25GbE/50GbE/100GbE-Netzwerke einzusetzen. Diese NICs müssen nicht nur die Übertragung großer Datenmengen bei Leitungsgeschwindigkeit koordinieren, sie werden darüber hinaus eingesetzt, um spezifische Arbeitslasten und Applikationen von Software auf die Hardware zu laden und dadurch zu einem effizienteren Betrieb der Rechenzentren beizutragen. NICs übertragen Daten von PCIe zu Ethernet und stellen Hochgeschwindigkeitsschnittstellen zum Netzwerk bereit. Timing-Geräte wie der PCIe-Puffer Si53204 von Silicon Labs können für die PCIe-Taktverteilung Verwendung finden, und der Si510 XO kann zur Bereitstellung eines jitterarmen Referenztakts für den Ethernet-MAC/PHY dienen.

Auch Speicheranwendungen wollen getaktet werden

In Speicheranwendungen geht die Branche zügig vom Einsatz von Festplattenlaufwerken auf Basis von langsamen SATA- (6 Gbit/s) und SAS- (12 Gbit/s) CPU/Speicherverbindungslösungen auf die Verwendung von Halbleiterspeichermedien (SSDs) auf Basis der Schnittstellenspezifikation NVM Express® über. Ein entscheidender Vorteil von NVM Express (NVMe) liegt darin, dass die Latenzzeit reduziert und eine schnellerer Speicherzugriff ermöglicht wird; wir haben es also mit einer idealen Lösung für die Datenübertragung zum Flashspeicher zu tun. Außerdem ist von Vorteil, dass NVMe die verbreitete serielle Schnittstelle PCI Express (PCIe) zur Verbindung der SSDs mit Servern/CPUs einsetzt, die bereits Embedded PCIe-Schnittstellen für die serielle High-Speed-Datenübertragung unterstützt.

Wie in Bild 3 zu entnehmen ist, benötigen SSD-Controller einen hochleistungsfähigen PCIe-Taktgenerator, der das Referenz-Timing zur Verfügung stellt. Dieser Takt muss Spreizspektrum-Taktgenerierung unterstützen, um EMI zu reduzieren und die Erfüllung gesetzlicher Auflagen bezüglich Emissionsnormen zu gewährleisten. Außerdem ist es wichtig, eine zukunftssichere Taktquelle zu wählen, die mit dem kürzlich ratifizierten PCIe Gen 4-Standard kompatibel ist, jedoch eine Rückwärtskompatibilität mit PCIe Gen 1/2/3 bietet. Der Puffer Si52204 ist ein Beispiel für einen Spreizspektrum-Taktgenerator, der den Spezifikationen PCIe Gen 1/2/3/4 mit beträchtlichem Spielraum entspricht.

Schnellere Time-To-Market mit den richtigen Timing-Produkten

Die Hardware eines Rechenzentrums wird in der Regel alle zwei bis drei Jahre aktualisiert. Ein wesentlicher Vorteil von HPC-Beschleunigern und NVMe-basierten SSDs liegt darin, dass sie schnell implementiert werden können und auf diese Weise Rechenzentrumsbetreiber dabei unterstützen, auf veränderte Marktanforderungen zu reagieren und neue Anwendungen und Webservices schneller einzuführen. Ein weiterer Vorteil ist die Skalierbarkeit. Erweiterungskarten werden über einen PCIe-Anschluss in ein standardmäßiges Server-Motherboard gesteckt und bieten sofort erweiterte Funktionen für einen vorhandenen Server. Eine Add-in-Karte kann bereits nach sechs Monaten Entwicklungszeit verfügbar sein, so dass Rechenzentrumsbetreiber neue Funktionen hinzufügen und neue Webservices schnell implementieren können, ohne dass ein Austausch von Geräten mit dem Gabelstapler innerhalb eines Rechenzentrums-Gestells erforderlich ist.

Time-to-Market ist auch ein wichtiger Aspekt für Timing-Geräte, die bei HPC-Beschleunigern und NVMe-basierten SSDs verwendet werden. Hardwareentwickler sollten programmierbare Timing-Lösungen in Betracht ziehen, die individuell auf ihre spezifischen Leistungs-, Stromversorgungs- und Platzbedürfnisse zugeschnitten und optimiert werden können.

Die Zukunft von Hochleistungs-Rechenbeschleunigern

Im Laufe der letzten Jahre gab es eine signifikante Zunahme von kundenspezifischen Hardwarelösungen für die HPC- und Workload-Verarbeitung. Dieser Trend wird sich voraussichtlich beschleunigen, wenn neue GPU-, FPGA- und ASIC-Produkte auf den Markt kommen, die niedrigere Latenzzeiten, schnellere I/O, Speicherschnittstellen mit höherer Kapazität und eine schnellere Datenübertragung zwischen CPUs, Speicher und Beschleunigerkarten unterstützen.

Vor kurzem hat die Arbeitsgruppe PCI-SIG den PCIe Gen 4-Standard ratifiziert, der CPU-Speicher-I/O-Beschleuniger-Verbindungen mit einer Rate von 16 Gbit/s unterstützt. Gen 4-konforme Lösungen befinden sich derzeit in Entwicklung und werden voraussichtlich ab 2019 in größerer Menge eingesetzt. Darüber hinaus hat die PCI-SIG gerade mit der Arbeit an PCIe Gen 5 begonnen, die eine CPU-Speicher-I/O-Beschleunigerverbindung mit einer Rate von 32 Gbit/s ermöglichen wird.

Die Zeit steht indes nicht still, und es wurden drei konkurrierende Standards definiert, um alternative Lösungen für PCIe anzubieten. Einer dieser neuen Bus/Verbindungsstandards ist CCIX (Cache Coherent Interconnect for Accelerators). CCIX nutzt die physikalische PCIe-Schicht, erweitert aber die Datenrate auf bis zu 25 Gbit/s. Dabei wird auch die Cache-Kohärenz zwischen Prozessoren und Beschleunigern spezifiziert. Ein konkurrierender Standard ist OpenCAPI (Coherent Accelerator Processor Interface). Dieser Erweiterungsbus-Standard basiert auf IBM Power9 BlueLink 25 Gbit/s I/O für die Verbindung und unterstützt das NVLink 2.0-Protokoll von Nvidia, um eine kohärente Speicherfreigabe zwischen Prozessoren zu ermöglichen. Der dritte Standard ist Gen-Z, eine Speicherstruktur, in der jedes Gerät mit anderen Geräten so kommunizieren kann wie mit seinem eigenen lokalen Speicher. Folglich kann auf jede Art von DRAM und NVM direkt von den Anwendungen zugegriffen werden.

Zwar fällt die Vorhersage schwer, welcher dieser Standards sich für zukünftige CPU-Speicher-I/O-Verbindungen durchsetzen wird. Doch ein Trend ist klar: Zukünftige Beschleuniger-Verbindungstechnologien werden zunehmend auf leistungsstarke Timing-Lösungen zur Optimierung der Hochgeschwindigkeits-I/O-Leistung angewiesen sein. Und Timing-Lösungen der Zukunft müssen eine hervorragende Jitter-Performance aufweisen, um Bitfehlerraten auf Systemebene zu minimieren. Außerdem wird auch das Einhalten von Standards und die bewährte Interoperabilität mit FPGA/GPU-Anbietern von entscheidender Bedeutung sein, um die Interoperabilität zwischen mehreren Standards und Geräten zu vereinfachen. Aufgrund der immer stärker um sich greifenden Platz- und Leistungsbeschränkungen müssen künftige Timing-Lösungen auch hochintegriert sein, so dass eine einzige Komponente das gesamte Timing auf Leiterplattenebene zur Verfügung stellen kann.

* James Wilson ist Senior Marketing Director, Timing Products, bei Silicon Labs in Austin, Texas.

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