Industrieforschung Innovative GaN-Prozesse und Panel-Level-Packaging

Redakteur: Kristin Rinortner

Zahlreiche Unternehmen arbeiten an der Weiterentwicklung von Prozessen und Technologien im Bereich Galliumnitrid, um den Herausforderungen bei der weiteren Miniaturisierung und den Forderungen nach verbesserter Energieeffizienz zu begegnen.

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Miniaturisierung in der Fertigung: Die HDI-Leiterplatte (High-Density-Interconnect-Leiterplatte) ist eine kompakt gestaltete Leiterplatte. Im Bild ist eine Entwicklung von AT&S zu sehen.
Miniaturisierung in der Fertigung: Die HDI-Leiterplatte (High-Density-Interconnect-Leiterplatte) ist eine kompakt gestaltete Leiterplatte. Im Bild ist eine Entwicklung von AT&S zu sehen.
(Bild: AT&S)

Zu den Forschungs- und Entwicklungs-Programmen gehören aktuell das Horizon 2020 EU Research und Innovation Program, bei dem insgesamt elf europäische Unternehmen an dem Projekt GaNonCMOS arbeiten. Das vom Fraunhofer IZM geführte Panel-Level-Packaging-Konsortium beschäftigt sich mit neuen Möglichkeiten, Packaging-Trends in der Mikroelektronik umzusetzen.

Optimierte Energieeffizienz mit Galliumnitrid

Im Rahmen des GaNonCMOS-Projektes will das Konsortium in den nächsten vier Jahren kostengünstige und zuverlässige GaN-basierte Prozesse, Komponenten, Module und Integrationsansätze erarbeiten. Damit sollen vor allem die Vorteile von GaN hinsichtlich der Energieeffizienz genutzt werden. Zielsetzung sind mehrere Demonstratoren mit GaN-Leistungsschaltern und CMOS-Treibern sowie neue magnetische Core-Materialien, womit Schaltfrequenzen bis zu 200 MHz erreicht werden können.

Zusammen mit optimierter Embedded-Leiterplatten-Technologie soll die Entwicklung zu neuen integrierten Leistungskomponenten für kostengünstige und hochzuverlässige Systeme führen. Neben AT&S arbeiten die Katholische Universität Leuven, Epigan, Fraunhofer, IBM Research, IHP, Tyndall National Institute, PNO Innovation, Recom, NXP Semiconductors und X-FAB Semiconductor an diesem Projekt.

Fortschreitende Miniaturisierung mit Panel-Level-Packaging

Auch das Konsortium Panel Level Packaging hat mittlerweile die Tätigkeit aufgenommen. Hier arbeiten international führende Partner wie Intel, ASM Pacific, Hitachi Chemical, AT&S, Evatec, Nanium, Süss MicroTec, Unimicron, Brewer Science, Fujifilm Electronic Materials U.S.A, ShinEtsu, Mitsui Chemicals Tohcello und Semsysco zusammen. Gemeinsam mit dem Entwicklungsknoten des Fraunhofer IZM soll mit dem Fan-out-Panel-Level-Packaging (FOPLP) einer der neuesten Packaging-Trends in der Mikroelektronik umgesetzt werden. FOPLP besitzt dabei ein sehr hohes Miniaturisierungspotential sowohl im Packagevolumen als auch in der Packagedicke.

Im Rahmen der zweijährigen Laufzeit sollen dabei die aus dem Wafer-Level-Packaging bekannten Technologiebausteine auf ein großes Panelformat übergeführt werden. Technologische Basis von FOPLP ist ein rekonfiguriertes, gemoldetes Panel mit eingebetteten Komponenten und einer Dünnfilm-Umverdrahtungslage, die zusammen ein SMD-kompatibles Package ergeben. Die Hauptvorteile des FOPLP sind ein sehr dünnes, substratloses Package, der geringe thermische Widerstand und gute HF-Eigenschaften. Darüber hinaus können in die Umverdrahtungslage passive Komponenten wie Kapazitäten, Widerstände, Spulen und Antennenstrukturen integriert werden. Damit eignet sich die Technologie auch für den Aufbau von Multichip-Packages und SiPs (System-in-Package).

Aufgrund der Panelgrößen im Bereich 610 mm x 457 mm (ein Standard in der Leiterplattenfertigung) oder sogar noch größer, lassen sich dank einer höheren Produktivität geringere Packaging-Kosten erzielen. //KR

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