Cadence und IMEC geben Tape-Out des ersten 5nm-Testchips bekannt

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M2-Layer in Rot, Colored-Cut-Layer in übrigen Farben: Place & Route des mit dem Innovus Implementierungssystem verwirklichten Bild: Cadence
M2-Layer in Rot, Colored-Cut-Layer in übrigen Farben: Place & Route des mit dem Innovus Implementierungssystem verwirklichten Chipdesigns zum erzielten 5nm-Testchips.
M2-Layer in Rot, Colored-Cut-Layer in übrigen Farben: Place & Route des mit dem Innovus Implementierungssystem verwirklichten