Wafer in Nahansicht: Die Tage, in die Transistorendichte allein durch die Skalierung ihrer Größe und Verkleinerung
Wafer in Nahansicht: Die Tage, in die Transistorendichte allein durch die Skalierung ihrer Größe und Verkleinerung der planaren Abstände zueinander erreicht wird, sind laut der Semiconductor Industry Association (SIA) gezählt. Die Optmimierung der Transistorenzahl auf Halbleitern soll ab 2021 in erster Linie von neuen Technologien wie 3-D-Integration abhängig sein. ( Bild: Intel )