MIPS I6500 Heterogene „Inside und Outside“ MIPS-CPUs für skalierbare Cluster

Redakteur: Sebastian Gerstl

MIPS-Prozessoren kommen überwiegend in Embedded-Anwendungen zum Tragen, nun möchte Imagination stärker in den Netzwerk- und Automotive-Bereich vorstoßen: Die neue MIPS Warrior I-Klasse I6500 CPU ist ein multi-threaded-, Multicore-, Multi-Cluster-Design, skalierbare Rechenleistung für heterogene Designs mit bis zu 512 Rechenkernen (Many-Core) bietet.

Skalierbares Heterogenes Computing: Der MIPS I6500 zielt auf Manycore-Applikationen mit CPU-Clustern, die potentiell hunderte verschiedene CPU-Kerne inklusive heterogener Hardware-Beschleuniger – je sechs CPUs plus zweier zusätzlicher IO Coherence Units (IOCUs), oder alternativ je bis zu acht IOCUs – verwenden.
Skalierbares Heterogenes Computing: Der MIPS I6500 zielt auf Manycore-Applikationen mit CPU-Clustern, die potentiell hunderte verschiedene CPU-Kerne inklusive heterogener Hardware-Beschleuniger – je sechs CPUs plus zweier zusätzlicher IO Coherence Units (IOCUs), oder alternativ je bis zu acht IOCUs – verwenden.
(Bild: Imagination Technologies)

Moderne heterogene SoC-Designs erfordern eine Mischung aus hochleistungsfähigen CPU-Clustern und GPU- oder Beschleuniger-Clustern, die gängige Datensätze verarbeiten.

Der I6500 stellt eine hochskalierbare Lösung dar, die kohärent optimierte Konfigurationen von CPU-Cores in einem Cluster bündelt („heterogenes Inneres“), sowie je nach Anforderung des Systems eine Reihe integrierter CPU-Cluster-Konfigurationen und GPU- oder Beschleuniger-Cluster enthält („heterogenes Äußeres“).

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„Heterogeneous Inside“ („heterogenes Inneres“) bedeutet, dass Entwickler in jedem einzelnen Cluster je nach Bedarf den Stromverbrauch optimieren können. Wahlweise bis zu sechs CPUs plus zweier zusätzlicher IO Coherence Units (IOCUs), oder alternativ bis zu acht IOCUs, können hierbei mit verschiedenen Kombinationen von Threads, Cache-Größen, Frequenzen und sogar Spannungspegeln konfiguriert werden.

Der MIPS Coherence Manager mit AMBA-ACE-Schnittstelle zu ACE-kohärenten Fabric-Lösungen wie jenen von Arteris und Netspeed ermöglicht zudem die Mischung von Chipkonfigurationen auf Rechenclustern – einschließlich PowerVR GPUs oder anderer Beschleuniger – um den Wirkungsgrad des Systems zu erhöhen („Heterogeneous Outside“; „heterogenes Äußeres“)

Die MIPS I6500 CPU basiert in ihrer grundlegenden Architektur auf dem Vorgänger I6400. In dieser hinsichtlich teilt die CPU mit dem Vorgänger gewisse Eigenschaften bzw. optimiert diese. Zu den weiteren Funktionsmerkmalen der MIPS I6500 CPU zählen:

  • Simultanes Multi-Threading (SMT): Basierend auf einem superskalarem Dual Issue Design, das über Generationen von MIPS CPUs implementiert wurde, ermöglicht diese Funktion die Ausführung mehrerer Befehle von mehreren Threads pro Taktzyklus. Damit wird eine höhere Auslastung und CPU-Effizienz erreicht.
  • Hardware-Virtualisierung (VZ): Die I6500 CPU basiert auf der mit dem MIPS I6400 eingeführten Echtzeit-Hardware-Virtualisierung. Entwickler können Kosten einsparen, indem sie mehrere CPU-Cores sicher mit einem einzigen Core vereinen; Strom sparen, wenn mehrere Cores erforderlich sind; und CPU-Bandbreite je nach Anwendung dynamisch und deterministisch zuweisen.
  • SMT + VZ: Die Kombination aus SMT mit VZ im I6500 bietet „Zero Context Switching“ für Anwendungen, die Echtzeitverarbeitung erfordern. Zusammen mit Scratchpad-Speicher eignet sich der I6500 damit ideal für Anwendungen, die eine deterministische Code-Ausführung erfordern.
  • Ideal für rechenintensive Datenverarbeitungs- und Netzwerkanwendungen: Der I6500 eignet sich für die hochleistungsfähige/hocheffiziente Datenübertragung zu lokalisierten Rechenressourcen mit Daten-Scratchpad-Speicher pro CPU. Hinzu kommt schnelle Pfad-Message-/Datenweitergabe zwischen Threads und Cores.
  • OmniShield-ready: Imaginations Multi-Domain-Sicherheitstechnik für alle Prozessorserien ermöglicht die Isolation von Anwendungen in vertrauenswürdigen Umgebungen und bietet eine Grundlage für Sicherheit durch Separation.
  • Einfache Softwareentwicklung: Der I6500 basiert auf der ausgereiften MIPS ISA, die breite Unterstützung durch zahlreiche Anbieter im Entwicklungsumfeld erhält. Kunden, die den I6500 nutzen, können aus zahlreichen Compilern, Debuggern, Betriebssystemen, Hypervisor und Anwendungssoftware wählen, die für die MIPS ISA optimiert sind.

Die I6500 CPU bildet bereits die Grundlage der heterogenen, kohärenten Rechencluster in Mobileyes kommendem EyeQ 5 SoC. Dieser dient als Zentralrechner für die Aufbereitung der verschiedenen Sensorsignale (Sensor Fusion) in vollautonomen Fahrzeugen (FAD; Fully Autonomous Driving), die ab dem Jahr 2020 auf den Markt kommen sollen. Der EyeQ5 wird mit acht multi-threaded MIPS CPU Cores ausgestattet sein, die mit 18 Cores der Mobileye Vision-Prozessoren (VPs) kohärent gekoppelt sind. Die VPs bieten eine hohe Rechenleistung bei geringem Stromverbrauch. Sie vereinen Mobileyes umfangreiche Algorithmen für Mono-/Multikamera-Treiber Assistenz-/Autonomsysteme, gestützt durch spezielle Bildverarbeitungsbeschleuniger und Imaginations MIPS CPUs für eine effiziente Echtzeitverarbeitung und Steuerung.

Zu den angestrebten Anwendungen zählen Fahrerassistenzsysteme (ADAS, Advanced Driver Assistance Systems) und autonome Fahrzeuge, Netzwerktechnik, Drohnen, Automatisierungstechnik, Sicherheit, Videoanalyse, maschinelles Lernen und andere Anwendungen, die zunehmend auf heterogenem Computing basieren.

Die I6500 CPU steht ab sofort zur Lizenzierung zur Verfügung. Die allgemeine Verfügbarkeit wird im ersten Quartal 2017 erwartet. Weitere Informationen findne Sie auf der Webseite des Herstellers: www.imgtec.com.

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