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Halbleitertrend 2: So soll die Logikleistung von ICs verbessert werden

Autor / Redakteur: Sri Samavedam* / Michael Eckstein

Mit jeder neuen Prozessgeneration steigt die Logikleistung von ICs. Allerdings nicht in demselben Maß, wie die Transistoren schrumpfen. Warum das so ist und wie man dieses Problem lösen will, zeigt Teil 2 unserer Serie zu Halbleiter-Technologietrends.

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Energienetz: Die TEM-Aufnahme (Transmission Electron Microscopy) zeigt im Querschnitt die hohen, schmalen vergrabenen Stromschienen (BPR) im Substrat (FEOL).
Energienetz: Die TEM-Aufnahme (Transmission Electron Microscopy) zeigt im Querschnitt die hohen, schmalen vergrabenen Stromschienen (BPR) im Substrat (FEOL).
(Bild: Imec)

Wie wir in Teil 1 unserer Serie zu Trends bei Halbleitertechnologien gesehen haben, werden technische Innovationen in Summe dazu beitragen, dass die Skalierung der Transistordichte auch über die nächsten acht bis zehn Jahren mehr oder weniger dem Moore’schen Gesetz folgen wird. Allerdings wird die Logikleistung nicht in gleichem Maß zunehmen.

Die Performanceverbesserung von einer Prozessgeneration zur nächsten – gemessen bei gleicher Leistungsaufnahme (Dennard-Skalierung) – hat sich bereits heute aufgrund technischer Probleme verlangsamt. Eines davon ist beispielsweise die notwendige Skalierung der Strom- und Spannungsversorgung. Forscher weltweit suchen nach Möglichkeiten, diese Verlangsamung zu kompensieren und die Leistung der Chips weiter zu verbessern.

Nur drei Komponenten, trotzdem überaus komplex

Ein moderner Chip besteht grob gesehen nur aus drei Teilen: Transistoren, Kontakten und Verbindungen (Interconnects). Die Transistoren befindet sich auf der untersten Ebene direkt auf dem Wafer-Substrat (Front-End-Of-Line, FEOL) und arbeiten als Schalter. Die Verbindungen, die sich auf der Oberseite der Transistoren befinden, bestehen aus winzigen Kupferverdrahtungen und übertragen die elektrischen Signale. Die Breite der Leitungen und auch ihr Abstand untereinander nehmen ab, je kompakter die Knoten werden, wodurch größere parasitäre Widerstände und Kapazitäten entstehen. In Kombination verzögern diese RC-Glieder die Signallaufzeiten und verschlechtern die Energieeffizienz.

Auch in der verhältnismäßigen neuen Middle-of-Line-Struktur (MOL) eines Chips treten diese Probleme auf. Die MOL-Ebene ist eine Kontaktstruktur im Substrat, die die einzelnen Transistor- und Interconnect-Bereiche auf dem Chip verbindet. Das Imec erforscht Möglichkeiten, die Kontaktwiderstände im MOL-Layer zu verringern und so die Chip-Performance zu verbessern. Die in Teil 1 unserer Serie zu Trends bei Halbleitertechnologien erwähnten im Substrat „vergrabenen“ Stromschienen (Buried Power Rails, BPR) könnten ebenfalls ein Teil der Lösung sein: Sie sollen durch eine optimierte Stromverteilung eine Leistungssteigerung auf Systemebene ermöglichen.

Routing-Stau und RC-Verzögerungen bremsen ICs aus

Neben den Herausforderungen in der FEOL sind der Routing-Stau und die RC-Verzögerung in der Back-End-Of-Line (BEOL) zu maßgeblichen Engpässen für die Verbesserung der Logikleistung moderner Chips geworden. Auf dem Weg zum 2-nm-Technologieknoten und darüber hinaus schlägt Imec für das BEOL und MOL eine „Semi-Damascene“-Integration als Alternative zur traditionellen „Dual-Damascene“-Integration vor. Dazu müssen andere Metalle als Kupfer oder Kobalt mit einem hohen spezifischen Durchgangswiderstand ohne eine Diffusionsbarriere abgeschieden werden, die mit einer subtraktiven Ätzlithographie strukturiert werden kann.

Um den Durchgangswiderstand zu verbessern, untersuchen die Imec-Forscher Hybridmetallisierungen mit Ruthenium (Ru) oder Molybdän (Mo). Darauf basierende semi-damaszenische Metallisierungsmodule sollen gleichzeitig den Widerstand und die Kapazität selbst in dünnsten Metallschichten und bei kleinstem Abstand verbessern.

Mit neuen Materialien und direkten Strukturierungen Hemmnisse beseitigen

Durch eine direkte Strukturierung der Metallleitungen in Richtung höherer und schmälerer Querschnitt und der Verwendung eines Luftspalts als Dielektrikum zwischen den Leitungen soll zusätzlich die RC-Verzögerung verringert werden – die wie oben beschrieben ein wesentliches Hemmnis für die weitere BEOL-Skalierung ist.

Neben Aluminium ist Kupfer ein wichtiges Material für die Interconnects auf Halbleiterchips. Längst suchen Wissenschaftler auch dafür nach Alternativen, die helfen könnten, den Leitungswiderstand zu verringern. Dazu zählen etwa binäre Legierungen und Kobalt-basierte Werkstoffe.

Integration neuer Materialien im Transistorkanal

Ein weiterer Schritt zur Optimierung ist die Integration von Nanosheet- und Forksheet-Elementen in den nächsten Stufen der Prozesstechnik. In späteren Prozessgenerationen folgt schließlich das sequenzielle CFET-Element. Damit wird es möglich, Materialien mit hoher Mobilität auf einem Substrat zu integrieren, da n- und p-dotierte Bereiche unabhängig voneinander optimiert werden können.

Fahrplan zum 1-nm-Knoten: Neue Materialien und Metallisierungsverfahren sollen Probleme lösen, die die fortwährende Schrumpfung aktiver Komponenten hervorruft (PP=poly pitch; MP=metal pitch).
Fahrplan zum 1-nm-Knoten: Neue Materialien und Metallisierungsverfahren sollen Probleme lösen, die die fortwährende Schrumpfung aktiver Komponenten hervorruft (PP=poly pitch; MP=metal pitch).
(Bild: Imec)

Weitere Leistungsverbesserungen versprechen 2D-Materialien wie Wolframdisulfid (WS2) im Transistorkanal: Diese ermöglichen eine aggressivere Längenskalierung der Gates als Silizium (Si) oder Silizium-Germanium (SiGe). Eine vielversprechende 2D-basierte Elementarchitektur umfasst mehrere gestapelte Platten, die jeweils von Gate-Material umgeben sind und von der Seite kontaktiert werden.

Simulationen deuten darauf hin, dass diese Bauelemente die Performance von Nanosheets bei einer Skalierung in Richtung 1-nm-Knoten und darüber hinaus übertreffen. Am Imec wurden bereits Dual-Gate-Transistoren mit zweilagigem WS2 auf 300-mm-Wafern mit Gate-Längen bis hinunter zu 17 nm demonstriert.

Um den Treiberstrom (drive current) dieser Bauelemente weiter zu verbessern, konzentrieren sich die Wissenschaftler am Imec derzeit darauf, mithilfe von Dotierstoffen die Qualität des Kanalwachstums sowie den Kontaktwiderstands dieser neuartigen Materialien zu verbessern. Über das Korrelieren der physikalischen Eigenschaften (wie der Wachstumsqualität) mit den elektrischen Eigenschaften versucht man, die Lernzyklen für das Optimieren dieser neuen Elemente zu beschleunigen.

* Sri Samavedam ist Senior Vice President of CMOS-Technologies am Imec

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