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Halbleitertrend 3: Barrieren brechen mit heterogener Integration

Autor / Redakteur: Sri Samavedam* / Michael Eckstein

Der Aufbau komplexer Chips ist vergleichbar mit dem Hausbau: Wenn das Grundstück teuer ist, baut man in die Höhe. Die einzelnen Etagen sind meist für verschiedene Aufgaben optimiert. Und das Treppenhaus bestimmt, wie schnell man von einem Geschoss ins nächste kommt.

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Heterogene Integration: Bei seinen Agilex-FPGAs verbindet Intel Einzelchips (Chiplets) per EMIB-Interconnects (Embedded Interconnect Bridge) zu einem komplexen Chipsystem.
Heterogene Integration: Bei seinen Agilex-FPGAs verbindet Intel Einzelchips (Chiplets) per EMIB-Interconnects (Embedded Interconnect Bridge) zu einem komplexen Chipsystem.
(Bild: Intel)

In der Industrie sehen wir immer mehr Beispiele dafür, dass funktionsreiche Systeme durch heterogene Integration mithilfe 2,5-D- oder 3-D-Verbindungstechniken aufgebaut werden. Gemeint ist damit das elektrische Verschalten einzelner Siliziumchips (Chiplets) zu einer funktionalen Einheit. Diese Optionen sollen unter anderem die Funktionalität von integrierten Schaltungen bezogen auf ihre Grundfläche sowie die Ausbeute in der Chipproduktion (Yield) verbessern.

Darüber hinaus lässt sich mit der heterogenen Integration auch die so genannte Speicherbarriere adressieren: Diese „Memory Wall“ wurde zuerst 1994 von Wulf und McKee thematisiert. Dahinter steht die Überlegung, dass die Speicher (etwa RAM oder Cache) von Generation zu Generation nicht in dem gleichen Maße schneller werden wie die Prozessoren.

„Memory Wall“ bremst Chips aus

Mittlerweile ist ein Punkt erreicht, an dem die Ausführungszeit von Programmen beziehungsweise Anwendungen immer stärker von der Geschwindigkeit abhängt, mit der der Arbeitsspeicher und Cache Daten an die CPU senden kann. Immer ausgefallenere Kunstgriffe sind nötig, damit letztere nicht durch erstere ausgebremst werden.

Im Spannungsfeld von Rechenleistung, Leistungsaufnahme, Flächenbedarf und Kosten (PPAC, Performance-Power-Area-Cost) kann das intelligente funktionale Partitionieren von SoC (System on Chip) ein weiterer Hebel für die Skalierung sein. Ein typisches Beispiel sind High-Bandwidth-Memory-(HBM-)Stacks: Diese gestapelten DRAM-Chips (Dynamic Random Access Memory) sind über kurze Interposer-Verbindungen direkt mit einem Prozessorchip, z.B. einer GPU oder CPU, verbunden.

Kombination mehrerer Innovationen aus verschiedenen Bereichen

Jüngere Beispiele sind die Die-on-Die-Stapelung (Die = Siliziumchip) in Intels Lakefield-CPU oder Chipsätze auf dem Interposer bei der 7-nm-Epyc-CPU von AMD. Für die Zukunft sind noch viele weitere dieser heterogenen SoCs als eine attraktive Möglichkeit zur Verbesserung der Systemleistung zu erwarten.

Das Imec führt selbst entwickelte Innovationen aus verschiedenen Bereichen wie Logik, Speicher und 3D-Integration zusammen, um Vorteile auf SoC-Ebene zu erzielen. Um die Technologieoptionen mit der Leistung auf Systemebene zu verbinden, haben die Imec-Forscher das S-EAT-Framework (System benchmarking for Enablement of Advanced Technologies) geschaffen.

Leistung von Technologieoptionen auf Systemebene bewerten

Dieses Rahmenwerk ermöglicht es, die Auswirkungen bestimmter Technologieoptionen auf die Leistung auf Systemebene zu beziehen und zu bewerten. Zum Beispiel: Können wir von einer 3D-Partitionierung des On-Chip-Speichers auf den unteren Ebenen der Cache-Hierarchie profitieren? Und was passiert auf der Systemebene, wenn der statische Direktzugriffsspeicher (SRAM) durch einen magnetischen RAM-Speicher (MRAM) ersetzt wird?

Zur Veranschaulichung haben wir diese Plattform verwendet, um die optimale Aufteilung eines mobilen Hochleistungs-SoCs mit einer CPU und den Caches L1, L2 und L3 zu finden. In einem traditionellen Design würde die CPU in einer planaren Konfiguration neben den Caches liegen. Wir untersuchten die Auswirkungen einer Verlagerung der Caches auf einen anderen Chip, der mit 3D-Wafer-Bonding-Techniken auf den CPU-Chip gestapelt wurde. Da die Signale zwischen Cache und CPU nun kürzere Entfernungen zurücklegen, ist eine Verbesserung der Geschwindigkeit und Latenz zu erwarten. Die Simulationsexperimente haben letztlich gezeigt, dass es am besten ist, die Caches L2 und L3 in die oberste Ebene zu verschieben, anstatt nur L1 oder alle 3 Caches gleichzeitig.

Bonden von Chipstapeln ist eine Herausforderung

Um die Partitionierung auf diesen tieferen Ebenen der Cache-Hierarchie zu ermöglichen, ist eine Technologie erforderlich, mit der sich Wafer sehr kompakt stapeln lassen. Das Imec hat bereits Wafer-Wafer-Hybrid-Bonden mit einem Verbindungsabstand von nur 700 nm demonstriert. In naher Zukunft sollen Fortschritte in der Bonding-Technik Verbindungen mit 500 nm Abstand ermöglichen.

Heterogene Integration wird durch 3D-Integrationstechnologien wie Die-to-Die- oder Die-to-Si-Interposer-Stapeln unter Verwendung von Zinn-(Sn-)Mikrolötkugeln (Microbumps) oder Die-to-Silizium unter Verwendung von Hybrid-Kupfer-(Cu-)Bonden ermöglicht. Aktuelle Sn-Microbump-Pitches in der Produktion erreichen Abstände von etwa 30 µm.

Interconnect-Verbindungen mit Mikrolötkugeln

Imec hat zuletzt einen Sn-basierten Mikrobump-Interconnect-Ansatz mit einem Interconnect-Pitch von nur noch 7 µm demonstriert. Solche Verbindungen mit hoher Dichte nutzen das volle Potential der Through-Si-Via-Technologie und ermöglichen mehr als 16x höhere 3D-Verbindungsdichten zwischen Dies oder zwischen Dies und einem Si-Interposer.

Dadurch sinkt der SoC-Flächenbedarf für die HBM-E/A-Schnittstelle erheblich (von 6 auf 1 mm2) und verkürzt potenziell die Interconnect-Längen zum HBM-Speicherstapel um bis zu 1 mm. Das direkte Bonden von Dies auf Silizium ist auch durch Hybrid-Cu-Bonden möglich. Imec-Forscher entwickeln das Die-Wafer-Hybrid-Bonden bis hinunter zu 3-µm-Pitches mit hoher Toleranzgenauigkeit beim Pick & Place. Hier fließen Erkenntnisse aus dem Wafer-to-Wafer-Hybrid-Bonden ein.

SoC-Funktionsblöcke lassen sich mit verschiedenen CMOS-Techniken fertigen

Ohne Frage werden SoCs immer heterogener. Doch die verschiedenen Funktionen auf einem Chip (Logik, Speicher, I/O-Schnittstellen, Mixed-Signal, analog, ...) müssen nicht zwingend mit einer einzigen CMOS-Technik realisiert werden. Es kann vorteilhafter sein, unterschiedliche Prozesstechnologien für verschiedene Subsysteme zu verwenden. Dadurch lassen sich die Entwurfskosten senken und der Ertrag optimieren.

Diese Entwicklung kann auch eine Antwort auf den Bedarf nach mehr Diversifizierung und Anpassbarkeit (Customization) der Chips geben.

* Sri Samavedam ist Senior Vice President of CMOS-Technologies am Imec

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