Leiterplattentechnik

Große Teststrategien klein verpackt

| Autor / Redakteur: Thomas Wenzel und Jan Heiber* / Dr. Anna-Lena Gutberlet

Bild 1: Qualitative Kostenentwicklung in puncto Test
Bild 1: Qualitative Kostenentwicklung in puncto Test (Bild: Göpel electronic)

Designtechniken auf Chip- und Board-Level verändern die Methoden zur Qualitätssicherung. Dabei stellt sich die Frage nach der richtigen elektrischen Teststrategie und ihrer Realisierung.

Dass Elektronik vor der Auslieferung getestet werden muss, ist unbestritten. Dennoch gehen die Meinungen und Diskussionen zum Umfang des Testaufwands weit auseinander. Während die einen die Meinung vertreten, „einschalten und schauen, ob es startet“, sei völlig ausreichend, fordern andere die 100-prozentige Prüfung, und das in möglichst jeder Fertigungsphase.

Für einige Anwendungen ist eine 100-Prozent-Prüftiefe sicher notwendig, etwa bei Komponenten für die Luft- und Raumfahrt oder die einfache in Massen produzierte Dimmerschaltung. Für das Gros komplexer Elektronikeinheiten gilt aber grundsätzlich der in Bild 1 dargestellte Kostenzusammenhang. Testen ist demzufolge immer eine Optimierungsaufgabe von Aufwand und Nutzen.

Zu viele Tests führen genauso zu unnötigen Mehrkosten wie zu wenige Tests. Genau an dieser Stelle scheiden sich die Geister. In der Diskussion über das richtige Maß werden viele Dinge miteinander vermischt. Oftmals geht es im Endeffekt nur um die Frage, welcher Tester denn nun der bessere ist. Dieser Tunnelblick führt oft automatisch zu suboptimalen Entscheidungen, denn er folgt keinem ganzheitlichen Lösungsansatz zur Kostenoptimierung über den gesamten Produktlebenszyklus.

Welche Fehler treten während der Fertigung auf?

Eine genauere Analyse aller am Ende einer Fertigung zu verzeichnenden Fehler führt zu einer Klassifizierung gemäß Tabelle 1. Vor allem in den Produktionsprozess eingeschleppte Komponenten-, Design- und Softwarefehler sind ein wichtiges Thema, denn gerade diese Fehler verursachen teilweise schwer zu diagnostizierendes funktionales Fehlverhalten, im Extremfall sogar sporadische Ausfälle, die erst unter ganz bestimmten Bedingungen im End-of-Line (EoL)-Test, oder sogar erst nach Auslieferung auftreten.

Die Vermeidung dieser Fehler muss bei den Qualitätssicherungsmaßnahmen hohe Priorität haben, denn ihre Vermeidung kann helfen, enorme Folgekosten einzusparen. Dieses Herangehen hat auch starken Einfluss auf die notwendigen Test- und Inspektionsstrategien. Denn wenn es gelingt, die Zahl der eingeschleusten Fehler zu minimieren, verändert sich auch das schwerpunktmäßig abzudeckende Fehlerspektrum. Im Fokus steht dann die Erkennung struktureller Fehler hinter jedem Prozessschritt, während Funktionsfehler prinzipiell nur noch im EoL-Test adressiert werden.

Ergänzendes zum Thema
 
Originalbeitrag als ePaper oder im pdf-Format lesen

Eine derartig strukturierte Methodik zur Überwachung der Prozess-Inputs, sämtlicher Prozessoperationen und des Outputs ist in Bild 2 enthalten. Sie erlaubt auch die Rückkopplung gewonnener Test- und Inspektionsinformationen im Rahmen eines SPC-Monitors [1].

Auf Basis der dokumentierten Philosophie kann sich das vor dem EoL-Test eingesetzte Test-Equipment auf die Diagnose der primären Prozessfehler konzentrieren. In Abhängigkeit der verfügbaren Zugriffsmethoden ergeben sich folgende Verfahren:

  • In-Circuit Test/Manufacturing Defects Analyzer auf Basis invasiver Nadelzugriffe
  • Boundary Scan Test/IEEE1149.x auf Basis Embedded System Access (nicht-invasiv)
  • Funktionstest über den nativen Steckverbinder-Zugriff (nicht-invasiv)

Dabei kann die Testgeschwindigkeit durchaus im statischen beziehungsweise im at-speed-Bereich liegen. Auch die Genauigkeit beim analogen Funktionstest muss nicht zu groß sein, oft genügen Plausibilitätstests.

Der zunehmend limitierte physikalische Zugriff auf die Unit Under Test (UUT) stellt bei modernen Baugruppen jedoch das größte Testhindernis dar. Jahrzehntelang erprobte Techniken wie ICT/MDA sind dadurch nicht mehr umfassend einsetzbar. Im digitalen Bereich hat sich an dieser Stelle der JTAG/Boundary-Scan-Zugriff immer weiter durchgesetzt [2].

Inhalt des Artikels:

Kommentar zu diesem Artikel abgeben

Schreiben Sie uns hier Ihre Meinung ...
(nicht registrierter User)

Zur Wahrung unserer Interessen speichern wir zusätzlich zu den o.g. Informationen die IP-Adresse. Dies dient ausschließlich dem Zweck, dass Sie als Urheber des Kommentars identifiziert werden können. Rechtliche Grundlage ist die Wahrung berechtigter Interessen gem. Art 6 Abs 1 lit. f) DSGVO.
Kommentar abschicken
copyright

Dieser Beitrag ist urheberrechtlich geschützt. Sie wollen ihn für Ihre Zwecke verwenden? Kontaktieren Sie uns über: support.vogel.de/ (ID: 43606414 / Elektronikfertigung)