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Gezielte Alterungssimulation von Hochvolt-Transistoren

Autor / Redakteur: André Lange * / Gerd Kucera

Um ein Schaltungsverhalten auf Jahre genau zu prognostizieren, haben Wissenschaftler des Fraunhofer IIS/EAS mathematische Alterungsmodelle für EDA-Umgebungen entwickelt.

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Bild 1: Die mathematischen Modelle des Fraunhofer IIS/EAS zur Vorhersage von Alterungsvorgängen an Transistoren berücksichtigen auch komplexe Abhängigkeiten.
Bild 1: Die mathematischen Modelle des Fraunhofer IIS/EAS zur Vorhersage von Alterungsvorgängen an Transistoren berücksichtigen auch komplexe Abhängigkeiten.
(Bild: MEV-Verlag, Germany)

Zahlreiche Anwendungen stellen heute hohe Anforderungen an Rechenleistung und Funktionalität ihrer ICs. Diesem Bedarf wird technologisch mit Strukturverkleinerung (More Moore) sowie Heterointegration (More than Moore) begegnet, z.B. bei der Integration von Nieder- und Hochvolt-Transistoren (NV/HV) in einem IC.

Moderne Halbleitertechnologien gelten jedoch als vergleichsweise anfällig für Zuverlässigkeitsprobleme. Dennoch werden sie auch in sicherheitskritischen Produkten eingesetzt.

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Weil hier eine lange Produktlaufzeit zumindest teilweise bei Dauerbetrieb erreicht werden muss, gilt es, den Zuverlässigkeitsaspekt bereits im IC-Entwurf zu berücksichtigen.

Die Alterung von Transistoren wirkt sich durch Veränderungen der elektrischen Charakteristiken aus und ist ein Risikofaktor. Die typischerweise auftretenden Mechanismen sind dabei Hot Carrier Injection (HCI) sowie Bias Temperature Instability (BTI). HCI wird durch einen fließenden Drain-Strom hervorgerufen.

Der Effekt betrifft sowohl N-Kanal- als auch P-Kanal-Transistoren und äußert sich in einer Abnahme des Stroms. Er gilt bei HV-Transistoren als besonders kritisch. BTI wird durch eine anliegende Gate-Source-Spannung bei erhöhter Temperatur verursacht und führt zu einer Verschiebung der Schwellspannung. PBTI degradiert N-Kanal-Transistoren unter positiven Spannungen – das jedoch praktisch nur in High-k-Metal-Gate-Technologien.

NBTI wiederum wirkt sich auf P-Kanal-Transistoren unter negativen Spannungen aus. Eine Besonderheit von BTI ist das Auftreten von Degradation sowie Recovery, also der teilweisen Erholung bei nachlassendem Stress.

Analyse der Zuverlässigkeit auf Wafer-Ebene

Zuverlässigkeit von Transistoren ist seit langem ein Qualitätskriterium für Halbleiter-Technologien. Sie wird üblicherweise in der Halbleiterfertigung in sogenannten Wafer-Level-Reliability-Messungen (WLR) zur Prozessqualifikation untersucht [1].

An speziellen Strukturen in den Ritzgräben werden dabei die Eigenschaften von Transistoren, zum Beispiel Schwellspannung und Sättigungsstrom, bestimmt.

Bei anliegendem konstanten Stress, also bei Gleichspannungen und gleichbleibender Temperatur, werden in Langzeitzeitexperimenten über Tage oder Wochen die Veränderungen dieser Eigenschaften aufgezeichnet. „Überstress“ wird eingesetzt, um die Degradation zu beschleunigen.

Empirische Modelle beschreiben die Ergebnisse dieser Messungen meist mit unabhängigen Einflussgrößen. Ein Beispiel ist die Standard-NBTI-Beschreibung [2] wie sie in Bild 2 (mit Boltzmann-Konstante kB) dargestellt ist. Die Parameter A0, Eaa, m sowie n werden aus den gemessenen Eigenschaftsänderungen Δp für die Gate-Source-Spannung Vgs, die Temperatur T und die Zeit t bestimmt. Solche WLR-Modelle erlauben die Umrechnung von Überstress auf einen Transistor unter normalen Nutzungsbedingungen in der Anwendung.

Die Lebensdauer von Einzeltransistoren kann damit für ein festes Kriterium, beispielsweise für eine Verschiebung im Sättigungsstrom von 10%, vorhergesagt werden.

Allerdings gibt eine solche Herangehensweise nicht die Degradation eines kompletten ICs wieder. Hierfür muss die gemeinsame Alterung aller Transistoren berücksichtigt werden.

Außerdem können in modernen Halbleitertechnologien die Einflussgrößen nicht mehr unabhängig voneinander betrachtet werden und ein Sättigungsverhalten der Degradation tritt ein.

Deshalb werden komplexere Beschreibungen benötigt. Beispielsweise sind für die Modellierung von BTI spannungsabhängige Zeitexponenten n [3] sowie die Berücksichtigung von Recovery erforderlich.

Das Prinzip der Alterungssimulation

Während WLR-Messungen und -Modelle auf einzelne Bauteile zugeschnitten sind, müssen für eine Aussage zur Schaltungslebensdauer ihre Eigenschaften über die Zeit mit Hinblick auf die Spezifikation betrachtet werden.

Alle Transistoren einer Schaltung tragen zu deren Alterung bei, und sie werden individuell durch transienten Stress, also analoge Spannungen statt Gleichspannung, belastet.

Alterungssimulationen stehen IC-Designern in verschiedenen EDA-Programmen der gängigen Entwurfsumgebungen zur Verfügung, um diese Aspekte zu untersuchen. Sie bauen auf klassischen Schaltungssimulationen (SPICE) auf und folgen dem in Bild 3 dargestellten Prinzip.

Die betreffende Schaltung wird für ein kurzes, typisches Anwendungsszenario simuliert, was ein Standardschritt im IC-Entwurf zur Abschätzung des Schaltungsverhaltens ist. Aus dieser Simulation werden die transienten Ströme und Spannungen für jeden Transistor extrahiert.

Alterungsmodelle rechnen diese Informationen individuell in Veränderungen der Transistoreigenschaften nach einer bestimmten Betriebsdauer um, wobei eine Zeitextrapolation vorgenommen werden muss. Dadurch entsteht eine virtuell gealterte Schaltung, deren Verhalten per erneuter Simulation ermittelt wird.

Eine solche Analyse kann im Vergleich mit der Spezifikation einer Schaltung die Zuverlässigkeit nachweisen oder Schwachstellen aufzeigen. Sie kann zu einer Reduktion der erforderlichen Design-Margen führen, Over-Design verhindern und damit den IC-Entwurf vereinfachen und verkürzen.

Nachbildung der Alterung über die Nutzungsdauer

Die gängigen EDA-Programme stellen Alterungsmodelle für Transistoren zur Verfügung. Diese sind jedoch für viele Technologien bisher nicht parametrisiert und häufig sehr einfach, weshalb die Analyseergebnisse oft ungenau und vor allem für neue Fertigungstechnologien nicht aussagekräftig sind.

Zudem sind die Modelle herstellerspezifisch und zum Teil proprietär, sodass unterschiedliche Entwurfsumgebungen nicht konsistent sind. Allerdings stehen für die Implementierung eigener Alterungsmodelle in allen gängigen Umgebungen Schnittstellen bereit.

Das Fraunhofer IIS/EAS in Dresden widmet sich deshalb in seiner Forschungsarbeit auch Modellierungslösungen, mit denen eine realistische Abbildung der Elektronikalterung über die Nutzungsdauer und damit die Entwicklung zuverlässiger ICs möglich wird. Dafür wird vor allem an Degradationsmodellen für HCI, BTI und ihre Kombination gearbeitet.

Ihre Basis bilden WLR- sowie gegebenenfalls spezifische Ergänzungsmessungen, die für Standard- und zukünftig auch für HV-Transistoren direkt im Fraunhofer Institut IIS/EAS in Dresden durchgeführt werden können.

Zur Beschreibung von Transistordegradation werden am Fraunhofer IIS/EAS empirische und physikalische Ansätze verfolgt. Empirische Alterungsmodelle werden häufig direkt aus WLR-Messungen mit konstanten Stressbedingungen abgeleitet. Sie müssen im Wesentlichen zwei Bedingungen erfüllen.

Einerseits müssen sie auf Zwischenwerte in Spannungen und Strömen interpolieren können, die in den transienten Zeitverläufen der Simulationen auftreten, aber nicht Teil der Messungen sind. Andererseits müssen sie eine Extrapolation von kurzen, typischen Anwendungsszenarien (im Bereich von Millisekunden) auf Lebensdauern (im Bereich von Jahren) erlauben. Diesen Anforderungen werden die Wissenschaftler durch die lineare Schadensakkumulation oder durch eine geschickte mathematische Modellformulierung mit hoher numerischer Effizienz gerecht.

Physikalische Ansätze können die Genauigkeit von Alterungsmodellen wesentlich verbessern. Zum Beispiel sind Defekte im Gate-Dielektrikum sowie an dessen Grenzfläche zum Kanal die Ursache von NBTI [4]. Im Betrieb eines Transistors werden sie geladen und entladen, was zu Degradation und Recovery führt. Die Anzahl und energetischen Eigenschaften der Defekte sowie die Wahrscheinlichkeiten für das Laden und Entladen unter verschiedenen Spannungsbedingungen sind dabei technologiespezifisch.

Die Modelle des Fraunhofer erweitern den Stand der Technik

Am Fraunhofer IIS/EAS wurde ein physikalisches Degradationsmodell für Alterungssimulationen entwickelt, das diese Aspekte genau und effizient abbildet. Es unterstützt per se transiente Spannungsverläufe, Sättigungsverhalten und Recovery [5,6].

Weil die Anzahl der Defekte pro Transistor schwanken kann und das Laden und Entladen stochastische Prozesse sind, ist NBTI nicht deterministisch [7]. Das Modell am Fraunhofer IIS/EAS erfasst auch diese, als NBTI-Variabilität bezeichnete Eigenschaft. Zudem finden z.B. mögliche Temperaturvariationen sowie dynamische Anpassungen der Betriebsspannung (dynamic voltage scaling) Beachtung [8].

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Bild 4 zeigt zwei Beispiele für die Anwendung des Modells: das Recovery-Verhalten eines Einzeltransistors im Vergleich zur Messung sowie die Variabilität in der Alterung eines Operationsverstärkers.

Für Alterungssimulationen können empirische und physikalische Degradationsmodelle im Prinzip auf zwei Wegen realisiert werden. Zentrales Element ist dabei das zugrunde liegende Kompaktmodell des betreffenden Transistors.

Zum einen kann ein Alterungsmodell ausgewählte Parameter des nominalen Kompaktmodells direkt verändern und dabei die in ihm erfassten physikalischen Zusammenhänge ausnutzen. Die Auswahl und Beschreibung der Parameter hängt jedoch von der Technologie und der Art des Kompaktmodells ab.

Zum anderen kann die Degradation durch eine Ersatzschaltung aus gesteuerten Quellen um den unveränderten Transistor dargestellt werden. Dieser Ansatz hängt nicht vom Kompaktmodell ab, physikalische Zusammenhänge sind aber schwieriger zu erfassen.

Generell sind Alterungsmodelle am Fraunhofer IIS/EAS so in die Schnittstellen der EDA-Programme implementiert, dass die gängigen Entwurfsumgebungen gleichwertig unterstützt werden. Dadurch wird eine bisher nicht vorhandene Konsistenz zwischen diesen Umgebungen sichergestellt.

Halbleiterhersteller profitieren von diesem Vorgehen, indem sie verschiedene Entwurfsumgebungen ohne Zusatzaufwand gleichermaßen unterstützen können, und IC-Entwickler können aussagekräftige Alterungssimulationen ohne große Anpassungen durchführen.

Zusammenfassung: Mit Alterungssimulationen kann die Produktlebensdauer bereits im IC-Entwurf abgeschätzt werden. Ihre breite Anwendung wird bislang aber durch fehlende, vereinfachende oder inkonsistente Degradationsmodelle behindert. Die Modelle des Fraunhofer IIS/EAS erweitern deshalb den Stand der Technik und werden konsistent in gängigen Entwurfsumgebungen bereitgestellt.

Referenzen

[1] JEDEC JEP001A: “Foundry Process Qualification Guidelines (Wafer Fabrication Manufacturing Sites)”; JEDEC, 2014.

[2] JEDEC JEP122H: “Failure Mechanisms and Models for Semiconductor Devices”; JEDEC, 2016.

[3] A. Kerber et al.: “Voltage Ramp Stress for Bias Temperature Instability Testing of Metal-Gate/High-k Stacks”; IEEE Electron Device Letters, 30(12), 2009.

[4] T. Grasser: “Stochastic charge trapping in oxides: From random telegraph noise to bias temperature instabilities”; Microelectronics Reliability, 52(1), 2012.

[5] K. Giering et al.: “NBTI modeling in analog circuits and its application to long-term aging simulations”; IIRW, 2014.

[6] K. Giering et al.: “Analog-circuit NBTI degradation and time-dependent NBTI variability: An efficient physics-based compact model”; IRPS, 2016.

[7] B. Kaczer et al.: “Origin of NBTI variability in deeply scaled pFETs”; IRPS, 2010.

[8] K. Giering et al.: “BTI variability of SRAM cells under periodically changing stress profiles”; IIRW, 2016.

* Dr. André Lange ist Gruppenleiter Qualität und Zuverlässigkeit am Fraunhofer IIS, Institutsteil Entwicklung Adaptiver Systeme EAS, Dresden.

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