Suchen

Gezielte Alterungssimulation von Hochvolt-Transistoren

Seite: 3/3

Firmen zum Thema

Die Modelle des Fraunhofer erweitern den Stand der Technik

Am Fraunhofer IIS/EAS wurde ein physikalisches Degradationsmodell für Alterungssimulationen entwickelt, das diese Aspekte genau und effizient abbildet. Es unterstützt per se transiente Spannungsverläufe, Sättigungsverhalten und Recovery [5,6].

Weil die Anzahl der Defekte pro Transistor schwanken kann und das Laden und Entladen stochastische Prozesse sind, ist NBTI nicht deterministisch [7]. Das Modell am Fraunhofer IIS/EAS erfasst auch diese, als NBTI-Variabilität bezeichnete Eigenschaft. Zudem finden z.B. mögliche Temperaturvariationen sowie dynamische Anpassungen der Betriebsspannung (dynamic voltage scaling) Beachtung [8].

Bildergalerie

Bild 4 zeigt zwei Beispiele für die Anwendung des Modells: das Recovery-Verhalten eines Einzeltransistors im Vergleich zur Messung sowie die Variabilität in der Alterung eines Operationsverstärkers.

Für Alterungssimulationen können empirische und physikalische Degradationsmodelle im Prinzip auf zwei Wegen realisiert werden. Zentrales Element ist dabei das zugrunde liegende Kompaktmodell des betreffenden Transistors.

Zum einen kann ein Alterungsmodell ausgewählte Parameter des nominalen Kompaktmodells direkt verändern und dabei die in ihm erfassten physikalischen Zusammenhänge ausnutzen. Die Auswahl und Beschreibung der Parameter hängt jedoch von der Technologie und der Art des Kompaktmodells ab.

Zum anderen kann die Degradation durch eine Ersatzschaltung aus gesteuerten Quellen um den unveränderten Transistor dargestellt werden. Dieser Ansatz hängt nicht vom Kompaktmodell ab, physikalische Zusammenhänge sind aber schwieriger zu erfassen.

Generell sind Alterungsmodelle am Fraunhofer IIS/EAS so in die Schnittstellen der EDA-Programme implementiert, dass die gängigen Entwurfsumgebungen gleichwertig unterstützt werden. Dadurch wird eine bisher nicht vorhandene Konsistenz zwischen diesen Umgebungen sichergestellt.

Halbleiterhersteller profitieren von diesem Vorgehen, indem sie verschiedene Entwurfsumgebungen ohne Zusatzaufwand gleichermaßen unterstützen können, und IC-Entwickler können aussagekräftige Alterungssimulationen ohne große Anpassungen durchführen.

Zusammenfassung: Mit Alterungssimulationen kann die Produktlebensdauer bereits im IC-Entwurf abgeschätzt werden. Ihre breite Anwendung wird bislang aber durch fehlende, vereinfachende oder inkonsistente Degradationsmodelle behindert. Die Modelle des Fraunhofer IIS/EAS erweitern deshalb den Stand der Technik und werden konsistent in gängigen Entwurfsumgebungen bereitgestellt.

Referenzen

[1] JEDEC JEP001A: “Foundry Process Qualification Guidelines (Wafer Fabrication Manufacturing Sites)”; JEDEC, 2014.

[2] JEDEC JEP122H: “Failure Mechanisms and Models for Semiconductor Devices”; JEDEC, 2016.

[3] A. Kerber et al.: “Voltage Ramp Stress for Bias Temperature Instability Testing of Metal-Gate/High-k Stacks”; IEEE Electron Device Letters, 30(12), 2009.

[4] T. Grasser: “Stochastic charge trapping in oxides: From random telegraph noise to bias temperature instabilities”; Microelectronics Reliability, 52(1), 2012.

[5] K. Giering et al.: “NBTI modeling in analog circuits and its application to long-term aging simulations”; IIRW, 2014.

[6] K. Giering et al.: “Analog-circuit NBTI degradation and time-dependent NBTI variability: An efficient physics-based compact model”; IRPS, 2016.

[7] B. Kaczer et al.: “Origin of NBTI variability in deeply scaled pFETs”; IRPS, 2010.

[8] K. Giering et al.: “BTI variability of SRAM cells under periodically changing stress profiles”; IIRW, 2016.

* Dr. André Lange ist Gruppenleiter Qualität und Zuverlässigkeit am Fraunhofer IIS, Institutsteil Entwicklung Adaptiver Systeme EAS, Dresden.

(ID:44947479)