Gezielte Alterungssimulation von Hochvolt-Transistoren

| Autor / Redakteur: André Lange * / Gerd Kucera

Bild 1: Die mathematischen Modelle des Fraunhofer IIS/EAS zur Vorhersage von Alterungsvorgängen an Transistoren berücksichtigen auch komplexe Abhängigkeiten.
Bild 1: Die mathematischen Modelle des Fraunhofer IIS/EAS zur Vorhersage von Alterungsvorgängen an Transistoren berücksichtigen auch komplexe Abhängigkeiten. (Bild: MEV-Verlag, Germany)

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Um ein Schaltungsverhalten auf Jahre genau zu prognostizieren, haben Wissenschaftler des Fraunhofer IIS/EAS mathematische Alterungsmodelle für EDA-Umgebungen entwickelt.

Zahlreiche Anwendungen stellen heute hohe Anforderungen an Rechenleistung und Funktionalität ihrer ICs. Diesem Bedarf wird technologisch mit Strukturverkleinerung (More Moore) sowie Heterointegration (More than Moore) begegnet, z.B. bei der Integration von Nieder- und Hochvolt-Transistoren (NV/HV) in einem IC.

Moderne Halbleitertechnologien gelten jedoch als vergleichsweise anfällig für Zuverlässigkeitsprobleme. Dennoch werden sie auch in sicherheitskritischen Produkten eingesetzt.

Weil hier eine lange Produktlaufzeit zumindest teilweise bei Dauerbetrieb erreicht werden muss, gilt es, den Zuverlässigkeitsaspekt bereits im IC-Entwurf zu berücksichtigen.

Die Alterung von Transistoren wirkt sich durch Veränderungen der elektrischen Charakteristiken aus und ist ein Risikofaktor. Die typischerweise auftretenden Mechanismen sind dabei Hot Carrier Injection (HCI) sowie Bias Temperature Instability (BTI). HCI wird durch einen fließenden Drain-Strom hervorgerufen.

Der Effekt betrifft sowohl N-Kanal- als auch P-Kanal-Transistoren und äußert sich in einer Abnahme des Stroms. Er gilt bei HV-Transistoren als besonders kritisch. BTI wird durch eine anliegende Gate-Source-Spannung bei erhöhter Temperatur verursacht und führt zu einer Verschiebung der Schwellspannung. PBTI degradiert N-Kanal-Transistoren unter positiven Spannungen – das jedoch praktisch nur in High-k-Metal-Gate-Technologien.

NBTI wiederum wirkt sich auf P-Kanal-Transistoren unter negativen Spannungen aus. Eine Besonderheit von BTI ist das Auftreten von Degradation sowie Recovery, also der teilweisen Erholung bei nachlassendem Stress.

Analyse der Zuverlässigkeit auf Wafer-Ebene

Zuverlässigkeit von Transistoren ist seit langem ein Qualitätskriterium für Halbleiter-Technologien. Sie wird üblicherweise in der Halbleiterfertigung in sogenannten Wafer-Level-Reliability-Messungen (WLR) zur Prozessqualifikation untersucht [1].

An speziellen Strukturen in den Ritzgräben werden dabei die Eigenschaften von Transistoren, zum Beispiel Schwellspannung und Sättigungsstrom, bestimmt.

Bei anliegendem konstanten Stress, also bei Gleichspannungen und gleichbleibender Temperatur, werden in Langzeitzeitexperimenten über Tage oder Wochen die Veränderungen dieser Eigenschaften aufgezeichnet. „Überstress“ wird eingesetzt, um die Degradation zu beschleunigen.

Empirische Modelle beschreiben die Ergebnisse dieser Messungen meist mit unabhängigen Einflussgrößen. Ein Beispiel ist die Standard-NBTI-Beschreibung [2] wie sie in Bild 2 (mit Boltzmann-Konstante kB) dargestellt ist. Die Parameter A0, Eaa, m sowie n werden aus den gemessenen Eigenschaftsänderungen Δp für die Gate-Source-Spannung Vgs, die Temperatur T und die Zeit t bestimmt. Solche WLR-Modelle erlauben die Umrechnung von Überstress auf einen Transistor unter normalen Nutzungsbedingungen in der Anwendung.

Die Lebensdauer von Einzeltransistoren kann damit für ein festes Kriterium, beispielsweise für eine Verschiebung im Sättigungsstrom von 10%, vorhergesagt werden.

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