Fünf PCB-Themenkomplexe für mustergültige Leiterplatten-Designs

| Autor / Redakteur: Dirk Müller * / Gerd Kucera

Lagenaufbau und Schliff eines Embedded-Widerstands mit zwei Single Layer Vias pro Pad.
Lagenaufbau und Schliff eines Embedded-Widerstands mit zwei Single Layer Vias pro Pad. (Bild: FlowCAD)

Mit geplanter Kapazität, Impedanz und HF-Struktur ist das PCB Design keine einfache Disziplin. Die EDA-Software automatisiert den Leiterplatten-Entwurf zwar, verlangt aber dennoch solide Sachkenntnisse der Materie.

Die Taktfrequenzen der Prozessoren werden regelmäßig höher, technische System kleiner und ihre Funktionen umfangreicher. Diesem Trend muss die Leiterplatte folgen. War die Leiterplatte einst ein reiner Schaltungsträger, der per se wenig zur Innovation und Funktion eines Gerätes beitrug, ist sie nun ein anspruchsvolles Bauteil, das die technische Lösung nicht selten erst möglich macht.

Inzwischen verlangen die vielen physikalischen Anforderungen einer Elektronikbaugruppe vom Leiterplattenentwickler ein breites und interdisziplinäres Fachwissen, um Signalintegrität, stabile Stromversorgung, thermische Belastbarkeit und Zuverlässigkeit sicherzustellen. Eine Vielzahl der Leiterplattentypen, von der einseitigen Platine über Multilayer-Board bis zu Sondertechniken, fordern das notwendige Sachwissen zusätzlich. Fünf Themenkomplexe in der Leiterplatten-Entwicklung, die nachfolgend skizziert werden, machen den größten Unterschied zu vergangenen EDA-Methoden aus.

Der Lagenaufbau beschreibt, aus welchen Materialien die einzelnen Schichten einer Multilayer-Leiterplatte aufgebaut sind. Die Lagen bestehen aus Kupferfolien und FR-4-Isolationsmaterial jeweils mit einer unterschiedlichen Höhe und elektrischen Eigenschaften. Sollen beispielsweise Kabelverbindungen zwischen zwei Platinen ersetzt werden, so kann dies über starr-flexible Leiterplatten erfolgen, bei denen die flexiblen Bereiche die Kabel ersetzen.

Bauteile lassen sich als Embedded Components in die Leiterplatte vergraben, so wird der Platzbedarf reduziert und die Zuverlässigkeit gesteigert. Über die Oberflächenbeschaffenheit der Kupferlagen und die Abstände zwischen den einzelnen Lagen lassen sich Impedanzen für High-Speed-Datenübertragung einstellen und für Hochstromanwendungen kann Kupfer in größeren Dicken in der Leiterplatte verlegt werden.

Der Lagenaufbau entscheidet den Erfolg des Designs

All diese Aspekte können nicht losgelöst voneinander betrachten werden. Nicht alle Materialien sind miteinander kombinierbar und nicht jeder Leiterplattenhersteller hat alle Materialien auf Lager. Hier empfiehlt sich vor Beginn des Projekts ein technologischer Austausch mit dem Leiterplattenhersteller, der die Platine später fertigt. Auch bei besonderen Anforderungen oder hohen Stückzahlen lohnt sich ein Gespräch direkt mit dem Leiterplattenhersteller über Optimierungspotenzial bei der Materialauswahl oder Nutzenaufteilung. Es lassen sich Lagenaufbauten für die technischen Anforderungen hinsichtlich Kosten und Fertigungstechnologien optimieren.

Für Kleinserien und mittlere Ansprüche gibt es von Leiterplattenherstellern wie Würth auf den Webseiten kostenfrei etliche Vorlagen (Stackup-Templates) für einen Lagenaufbau aus Standardmaterialien zum Download, beispielsweise für das OrCAD-Datenformat. In diesen Templates sind die Materialeigenschaften und Schichthöhen bereits spezifiziert und die Standardisierung reduziert die technischen Rückfragen und ermöglicht kurze Lieferzeiten der fertigen Leiterplatte.

Wenn die Boards für Impedanzen ausgelegt werden, nutzen PCB-Hersteller häufig Messgeräte von der Firma Polar Instruments, um die Platinen später zu testen. Die Lagenaufbauten werden mit den dazugehörigen Leiterbahnbreiten mit einer Software von Polar berechnet, die auch nicht öffentliche, anlagenspezifische Parameter, beispielsweise Unterätzung, berücksichtigt. Über das neutrale Austauschformat IPC-2581 können Leiterplattenhersteller dem PCB-Entwickler die Vorgaben für das Layout elektronisch übermitteln, sodass die Regeln mit Materialeigenschaften einfach in das PCB Layout Tool eingelesen werden können.

Bild 2: 
Der CAD-FlowManager zeigt veraltete, abgekündigte Bauteile in der Bibliothek bzw. bietet Workflows für neue Bauteile und stellt Informationen aus dem Web bereit.
Bild 2: 
Der CAD-FlowManager zeigt veraltete, abgekündigte Bauteile in der Bibliothek bzw. bietet Workflows für neue Bauteile und stellt Informationen aus dem Web bereit. (Bild: FlowCAD)

Die gut geführte Bibliothek ist Garant für gutes Gelingen

Früher wurden in einer Bibliothek Symbole und Footprints von elektronischen Bauteilen abgelegt, um die Schaltpläne und Kupferstrukturen für wiederkehrende Bauteile schneller zu zeichnen. Heute ist es zweckmäßig, dass diese geometrischen Elemente auch mit einem 3D-Modell des Bauteils und den Metadaten in einer Datenbank miteinander verknüpft sind. Mit 3D-Informationen können moderne Layout Tools eine 3D-Ansicht erzeugen, sodass mögliche Kollisionen mit Gehäuseteilen oder anderen Leiterplatten bereits virtuell erkennbar sind.

Über diese Datenbank kann der Entwickler schnell seine Bauteile für die Schaltung selektieren und dabei nach Parametern filtern, wie zum Beispiel elektrischen Eigenschaften, Kosten, Lagerbestand, Freigaben (UL, RoHS, REACH) und potenziellen Risiken für eine Bauteilabkündigung oder verlängerte Lieferzeiten und Allokation. Bauteildatenbanken sind heute bereits häufig mit den kaufmännischen Warenwirtschaftssystemen und mit externen Informationsplattformen verknüpft. Dadurch können die Änderungsmitteilungen (PCN, Product Change Notification), die Bauteilhersteller bei jeder Änderung veröffentlichen, elektronisch ausgewertet werden.

Bild 3: Gerade bei den steigenden Anforderungen bei Bauraum, EMV, Leistung und Zuverlässigkeit helfen Simulationen weiter und ermöglichen bessere Lösungen.
Bild 3: Gerade bei den steigenden Anforderungen bei Bauraum, EMV, Leistung und Zuverlässigkeit helfen Simulationen weiter und ermöglichen bessere Lösungen. (Bild: FlowCAD)

Gravierende Änderungen führen dann zu einer neuen Sachnummer für das Bauteil. Über die Stücklisten kann auch zugeordnet werden, welches Bibliotheksbauteil in welchem Produkt verbaut wurde, und wo es zu einer Rückrufaktion oder zu einem Redesign kommen muss. Über Workflows lassen sich neue Bauteile, Freigabeprozesse und Änderungen auf mehrere Personen kontrolliert verteilen und mit ERP, PLM oder Warenwirtschaftssoftware integrieren.

Schaltplan erfassen und kritische Bereiche simulieren

Der Zeitaufwand und die Kosten, einen Prototyp zu erstellen und mit bemusterten Bauteilen zu messen, erfordern auch hier geänderte Entwicklungsmethoden. So wie sich im mechanischen Design komplexe Crashtests von Automobilen virtuell simulieren lassen, ist es möglich, Teilaspekte der elektrischen Baugruppe bereits im Entwicklungsstadium zu simulieren. Analoge Schaltungselemente und parasitäre Eigenschaften wie Induktivitäten, Kopplungen und Kapazitäten lassen sich mit PSpice analysieren.

Hohe Datenübertragungsraten auf Leiterplatten bedeuten Signale mit sehr steilen Flanken. Das stellt in gleichem Maße hohe Ansprüche an die Signalintegrität. Durch Modelle oder Extraktionen des Layouts lassen sich Impedanzsprünge und Übersprechen sehr genau simulieren. Hier kommen spezielle Solver zum Einsatz, die für die Schnittstellen wie PCI Express oder DDR4-Speicher alle Parameter berücksichtigen, die in einer Compliance-Messung erforderlich sind.

Niedrigere Versorgungsspannungen ermöglichen eine längere Batterielebensdauer, machen aber die Stabilität von Stromversorgungen auf der Leiterplatte sehr schwierig. Mit einem Power Tree lassen sich alle Elemente in einem Versorgungssystem bereits im Stromlaufplan erfassen und dementsprechend die Leistung für Zweige des Systems richtig dimensionieren. Sobald das Layout erstellt wird, lassen sich physikalische Eigenschaften und die Platzierung von Verbrauchern und Abblockkondensatoren in einer Power-Integritätssimulation analysieren und optimieren.

In der Simulation können sowohl die Wechselwirkung der Stromdichte und Eigenerwärmung bis zum eingeschwungenen Zustand, aber auch unterschiedliche Umgebungstemperaturen und maximal zulässige Temperaturen innerhalb von Bauteilen berücksichtigt werden. PCB-Designs, die robust für Signalintegrität und Power-Integrität ausgelegt wurden, sind auch deutlich weniger anfällig für elektromagnetische Störungen. Durch die virtuelle Kontrolle und Optimierung kommt es zu weniger Versuchen im EMV-Labor und zu weniger Redesigns.

Der Constraint Manager sorgt für die richtigen Spielregeln

Die Zahl der zu beachtenden Entwurfsregeln steigt kontinuierlich in rasantem Tempo. Leiterplatten-Entwürfe mit Tausenden zu beachtenden Regeln sind heute keine Seltenheit und können ohne Software-Unterstützung nicht mehr effizient umgesetzt werden. Clevere Layout-Systeme besitzen einen Constraint Manager mit integriertem Design Rule Check. Design-Regeln lassen sich den Elementen einer Baugruppe, also Bauteile, Verbindungsnetze oder Kupferflächen, zuweisen. Wichtig ist hier die Granularität des Constraint Managers, um gezielt Spezialfälle und Ausnahmen von generellen Entwurfsregeln zu spezifizieren und bei dem Design-Review zu verifizieren.

Bild 4: Constraint Manager mit unterschiedlichen Kategorien für Regeln und DRC-Verletzungen (rot).
Bild 4: Constraint Manager mit unterschiedlichen Kategorien für Regeln und DRC-Verletzungen (rot). (Bild: FlowCAD)

Außerdem sind komplexe Regelsätze, z.B. für eine DDR3-Speichertopologie, in der Bibliothek speicherbar. Wenn eine solche Topologie verwendet werden soll, dann kann der Regelsatz mit Hunderten von Details zugewiesen werden, sodass alle Regeln wie Impedanzen, minimale und maximale Leitungslängen, Anzahl von Durchkontaktierungen oder die maximale Anzahl von Lagenwechseln zugeordnet sind. Durch diese Zuordnung weiß der PCB Editor von den Regeln und kann diese während des Routens mit dem Layout abgleichen. Verstößt der Entwickler gegen eine Regel, dann wird er durch eine Fehlermarkierung ähnlich der Rechtschreibkorrektur in der Textverarbeitung in Echtzeit auf den Verstoß hingewiesen. Damit kann man sofort auf den Fehler reagieren und ihn beseitigen.

Der DFM-Regelsatz sichert die Herstellbarkeit

Früher war es üblich, dass ein PCB Layout als Gerber-File ausgegeben und anschließend die CAM-Abteilung des Leiterplattenherstellers alle Daten auf Fertigbarkeit prüfte. Womöglich hat der Hersteller das Design dann geringfügig verändert, damit er es ätzen konnte. Das war soweit in Ordnung, solange es nur um Aufbau und Verbindungstechnik ging. Bei miniaturisierten oder impedanzkontrollierten Baugruppen sind die Toleranzen bereits vom Layouter ausgeschöpft, sodass in der CAM-Abteilung ohne Kenntnis der Funktion das Layout nicht mehr geändert werden darf.

Bild 5: Im DFM-Portal von Cadence können PCB-Entwickler ihr Projekt technisch beschreiben und die Anfrage nach dem projektbezogenen DFM-Regelsatz an einen bzw. gleichzeitig an mehrere Leiterplattenhersteller versenden.
Bild 5: Im DFM-Portal von Cadence können PCB-Entwickler ihr Projekt technisch beschreiben und die Anfrage nach dem projektbezogenen DFM-Regelsatz an einen bzw. gleichzeitig an mehrere Leiterplattenhersteller versenden. (Bild: FlowCAD)

Um kostspielige und zeitaufwendige Iterationen zu ersparen, sind heute bereits CAM-Checks im OrCAD und Allegro PCB Editor möglich. Über ein kostenfreies DFM-Portal von Cadence können Leiterplattenentwickler bei Herstellern die maschinenspezifischen DFM-Regeln abhängig von ihren Anforderungen erfragen. Die Leiterplattenhersteller haben in ihrer Ansicht des Portals die Möglichkeit, die Maschinenparameter einzugeben und einen elektronischen Regelsatz als Technologie-File für den PCB Editor zu exportieren. Als Antwort bekommt der Layouter einen DFM-Regelsatz, der in den PCB Editor importiert werden kann. Jetzt können ähnlich dem Constraint Manager auch die Regeln für die Fertigung, wie minimaler Abstand von Bauteilen zur Board-Kontur, in Echtzeit beim Layouten geprüft werden. Durch das Einlesen eines zweiten Regelsatzes wird sichergestellt, dass diese Leiterplatte auch bei einem zweiten Lieferanten als Second Source produzierbar ist.

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Dieser Beitrag ist erschienen in der Fachzeitschrift ELEKTRONIKPRAXIS Ausgabe 20/2019 (Download PDF)

* Dirk Müller ist Geschäftsführer bei FlowCAD, Feldkirchen.

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