FPGAs erhöhen bei Baugruppentests die Testabdeckung

| Autor / Redakteur: Sven Haubold und Matthias Müller* / Hendrik Härter

ChipVORX SI vereinfacht laut Hersteller das Testen von Baugruppen mit FPGAs. Vorteil für den Entwickkler: Er benötigt keinerlei FPGA-Entwicklerkenntnisse.
ChipVORX SI vereinfacht laut Hersteller das Testen von Baugruppen mit FPGAs. Vorteil für den Entwickkler: Er benötigt keinerlei FPGA-Entwicklerkenntnisse. (Bild: Göpel electronic)

Mit FPGAs im Test erhöht sich nicht nur die Testabdeckung, sondern es lassen sich auch dynamische Fehler erkennen. Für den Testingenieur nicht uninteressant: es erhöht sich der Testdurchsatz bei erhöhter Testabdeckung.

Lässt sich ein Testdesign für FPGAs einfach und ohne Entwicklerwissen konfigurieren, dann erleichtert das den Arbeitsalltag in Elektronikfertigungen massiv. Mit ChipVORX SI (Synthetic Instruments) von Göpel electronic wird das Testen von Baugruppen mit FPGA (Field Programmable Gate Array) vereinfacht. Der Anwender kann online über einen Webbrowser sein universelles Test-Design an die Baugruppe anpassen. Dazu werden keinerlei FPGA-Entwicklungskenntnisse benötigt, da der Anwender die Instrumente lediglich konfiguriert.

Zum Hintergrund: FPGAs werden immer häufiger eingesetzt. Aufgrund ihrer Leistungsfähigkeit, Rekonfigurierbarkeit und Multifunktional können sie auch zum Test und zur Verifikation von Baugruppen eingesetzt werden. Mit dem entwickelten Ansatz lassen sich hohe Kosten durch externes Testequipment reduzieren, da in diesem Fall der eingesetzte FPGA diese Aufgabe übernehmen kann. Durch höhere Integrationstiefe der Bauelemente fehlen oftmals ausreichende Testmechanismen und Zugriffsmöglichkeiten auf das Board und die notwendigen Netze. Immer winzigere Bauteile und kompaktere Leiterplatten bringen die jahrzehntelang etablierten ICT- und Flying Probe Tests in eine Zwickmühle, da die Zugriffe über Testpunkte teilweise kaum noch möglich sind.

Das Problem der High-Speed-Schnittstellen

Hinzu kommt, dass auf modernen Baugruppen zunehmend High-Speed-Schnittstellen eingesetzt werden, die mit herkömmlichen statischen Testverfahren wie Boundary Scan nicht mehr ausreichend geprüft werden können. Einfache Verbindungstests sind hierbei nicht aussagekräftig genug, um beispielsweise Einflüsse durch fehlerhaft bestückte Bauteile auf den Leitungen festzustellen. Derartige Fehler wirken sich oft erst bei den eigentlichen funktionalen Bitraten aus, liegen im Bereich mehrerer GBit/s und sind schwer zu finden. Oft können sie erst in funktionalen Tests bei der Endprüfung unter realen Betriebsbedingungen bestimmt werden. In einer High-Volume-Produktion ist es viel zu spät, solche Fehler zu diesem Zeitpunkt festzustellen und kann damit sehr hohe Kosten verursachen.

Doch warum komplexe Funktionstests entwickeln, wenn FPGAs auf Baugruppen von Haus aus die besten Ressourcen mitbringen? Man benötigt lediglich eine Art vorgefertigter Funktions-Bibliotheken für eine beliebige Anzahl verschiedener Bausteine und Testszenarien. Dann lässt sich ein einfacher funktionaler Test unabhängig von Entwicklungssystemen durchführen. Mit vorgefertigten, speziellen FPGA Test-Designs werden Tests auf den FPGAs gezielt und unabhängig vom eigentlichen Board gestartet. Diese Designs (auch IP-Core bezeichnet) sind dabei so erstellt, dass sie von außen für den Prüfling zugeschnitten angepasst werden können.

Zeitkritische Schnittstellen prüfen

Werden zeitkritische Schnittstellen wie angeschlossene DDR4-RAM-Speicher geprüft, sind generisch erstellte und konfigurierbare Instrumente oft schwer umsetzbar. Um aber auch solche Komponenten testen zu können, kann man dabei einen anderen, völlig neuen Weg gehen: die FPGA-IP wird online aus einer Cloud über ein Web-Interface passend zum jeweiligen Prüfling generiert. Der Anwender muss lediglich die Pinbelegung am FPGA und den genauen RAM-Typ aus einer Bibliothek auswählen – daraus wird vollautomatisch eine entsprechende IP generiert, die in der späteren Prüfung während des Testablaufs automatisiert in den FPGA geladen und ausgeführt wird. Damit kann der Zugriff auf DDR4-Speicherbausteine mit der maximal möglichen Performance von FPGA und RAM-Baustein ausgeführt werden.

Die Testpattern kommen dabei von der Software-Plattform SYSTEM CASCON als typische RAM-Testpattern. Sie werden genauso ausgewertet, als wäre es ein einfacher, statischer Boundary-Scan-Test. So können Fertigungsfehler bis hin zum Netz oder sogar dem betreffenden Bauelemente-Pin bestimmt und angezeigt werden. Solche funktionalen Tests waren bisher nur aufwendig mit der entsprechenden Software und der Design-Kenntnis erstellbar. Mit ChipVORX SI (Synthetic Instruments) bietet der Hersteller eine neue Generation von Testinstrumenten, mit der sich ohne große Kenntnisse komplexe at-speed Testinstrumente selber konfigurieren und diese in einer automatisierten Testumgebung ablaufen lassen. Selbst die Kombination verschiedener Testinstrumente wie RAM-Test, SPI-Boot Flash und Taktmessung in einem Design ist möglich.

Außerdem lassen sich besondere Betriebsbedingungen des Prüflings berücksichtigen. Muss beispielsweise ein Pin während des Testablaufs auf einem konstanten Pegel gehalten werden (damit ein Taktgenerator anläuft oder die Stromversorgung einer Komponente auf dem Board aktiv geschaltet wird), so kann auch diese Bedingung mit in die IP einfließen. Der Anwender muss lediglich den Pin selektieren und den jeweiligen Pegelzustand bekanntgeben. Auch die Sicherheit der Daten ist gewährleistet, da nur die eigentlichen Pin-Zuordnungen übertragen werden. Der Zugriff auf das Webinterface ist ausschließlich über einen Login möglich, so dass jeder Anwender nur seine eigenen Designs in der Oberfläche verwalten und konfigurieren kann. Nach Abschluss der IP-Generierung lässt sich diese heruntergeladen und fließt in den automatischen Testgenerator ein.

Mit ChipVORX SI (Synthetic Instruments) hat Göpel electronic zum zweiten Mal in der Kategorie Tools einen Preis auf der Fachmesse embedded world gewonnen.

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* Sven Haubold und Matthias Müller arbeiten bei Göpel electronic in Jena.

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