3D-Chips

Forschung und Industrie suchen Regeln und Roadmaps für 3D-ICs

30.04.2008 | Redakteur: Claudia Mallok

Eric Beyne, Scientific Director for Interconnect Technologies beim belgischen Forschungszentrum IMEC
Eric Beyne, Scientific Director for Interconnect Technologies beim belgischen Forschungszentrum IMEC

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Überall auf der Welt reißen sich Forscherteams und IC-Hersteller um ein Stück der 3D-Aktion. Erste Geräte mit 3D-Chips sind bereits auf dem Markt, und viele weitere werden kommen. Aber es gibt noch viele ungelöster Fragen zum Thema 3D. Eric Beyne, Scientific Director for Interconnect Technologies bei IMEC erklärt warum.

Wird 3D zur Nischenapplikation oder zur breiten Technologie, wie es die 2D-CMOS-Prozesse heute sind? Gibt es eine Roadmap für 3D? Welche der zahlreichen technischen Optionen werden genutzt? Können wir mit 3D das Moore-Momentum beibehalten? Ist 3D kosteneffizient? Anworten auf diese Antworten sucht das Team von Eric Beyne am belgische Forschungszentrum IMEC:

„Heute sind kommerzielle 3D-Chips hauptsächlich Gehäuse für Flash-Speicher, sie werden in USB-Sticks oder Halbleiter-Festplatten eingesetzt. Dabei verbauen wir eigentlich nur eine Anzahl regulärer 2D-Chips per Wirebond in einem Gehäuse - also Gehäusetechnologie. Das ist kostengetrieben und gut beherrscht. Das heißt natürlich nicht, dass dies keinen Raum für Innovationen bietet. Bei IMEC beschäftigen wir uns zum Beispiel mit der Entwicklung von 3D-WLP-Stacks unter Verwendung von Waferlevel Packaging- (WLP) Technologien, also mit Redistribution, Flip-chip Bumping und Through-silicon Vias. In solchen Stacks kombinieren wir heterogene Funktionen wie Logik, Speicher und analoge Sensoren.

3D ist mehr als das Stapeln von 2D-Chips

Doch 3D ist mehr als Stapeln von 2D-Chips und Bond-Pad-Interconnect von Die zu Die. Nur durch engere 3D-Integration lässt sich die Schaltungsdichte alle zwei Jahre verdoppeln, wie das Moore‘sche Gesetz es will. Das erfordert das Aufsplitten der IC-Entwicklung auf multiple Stacks von physischen Layern. Wir bezeichnen dies als 3D-stacked ICs oder 3D-SIC. Und irgendwann könnten wir sogar daran denken, einzelne Transistorbereiche der Chips zu stapeln und verbinden: zu wirklichen 3D-ICs.

Forschung und Industrie befassen sich bereits mit den technischen Aspekten solcher 3D-SIC/ICs. Die erste Herausforderung sind ausreichend kleine Vias mit großem Aspekt-Ratio. Die nächste ist Wafer- und Chip-Handling von Substraten weit unterhalb 50 µm. Dabei können sich die Chips zusammenrollen, und die so gebildeten Mikrostacks beeinflussen das Transistorverhalten. Und wenn man dann endlich diese ultra-dünnen Chips mit Mikrometer-Vias hat, muss man geeignete Mittel finden, diese Vias präzise auf den Anschluss-Pads der nächsten Chip-Ebene zu positionieren. Das ist kein triviales Problem.

Die eigentliche Hürde für 3D-SIC/IC ist das Design

Die wirkliche Schwierigkeit der 3D-SIC/IC-Technologie liegt jedoch im Design. Mit dichten Through-silicon-Vias können die Entwickler etliche Interconnect-Probleme in 2D-Designs lösen. Gleichzeitig aber ist die Komplexität von 3D ein Vielfaches gegenüber 2D – mit Fragen wie Testbarkeit, Ausbeute, Wärmemanagement, Signalintegrität und Wahl des angemessenen Verfahrens.

IMEC ist eines der wenigen Forschungszentren, die fortschrittliche 3D-Technologien mit 3D-Design kombinieren. Das „3D Industrial Affiliation Program“ (IIAP) von IMEC zielt auf 3D-WLP, 3D-SIC und 3D-Design. Die Industrie kann sich an unseren Forschungsvorhaben beteiligen, und dabei Kosten und Risiken, personelle und IP-Ressourcen der 3D-Entwicklung teilen.

Allgemeine Regeln für die Modellierung gesucht

Eine Aufgabe des Programms ist die Demonstration der Prozessschritte der 3D-Integration, sowie die Messung und Verbesserung der Zuverlässigkeit und der Ausbeute von ‚real silicon‘ Implementierungen von 3D-Modulen. Gleichzeitig erstellen wir allgemeine Regeln zur Prädiktion und Modellierung der 3D-Technologie.

Zur Nutzung aller Vorteile der 3D-Technologie sollten Entwurf und Technologie-Optionen gemeinsam optimiert werden. Deshalb suchen wir nach Ziel führenden Methoden und vergleichen das Für und Wider der vielen Optionen in Technologie und Design.

Ein weiteres drängendes Thema ist Klassifizierung und Roadmapping für 3D – mit dem CMOS-Mainstream als Lernerfahrung. Derzeit verfolgt die Industrie zu viele Optionen und Entwicklungswege - die Hersteller von 3D-Tools und -Equipment sehen vor lauter Bäumen den Wald nicht mehr. Deshalb wird IMEC noch in diesem Jahr einen Workshop in Taiwan organisieren, um die wichtigen 3D-Player am runden Tisch zu versammeln und die Themen und Optionen diskutieren. Das Ziel: Konventionen und Roadmaps für 3D.“

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