Forksheet: Auf dem Weg zur 2-nm-Strukturgröße

| Autor: Sebastian Gerstl

Diese schematische Darstellung zeigt den Übergang zu immer kleineren Strukturgrößen: Vom FinFET- über das Nanosheet-Verfahren bis hin zu Forksheet und - letztlich propagiert - CFET. Bis auf wenige Zusatzschritte seien die Prozessabläufe weitgehend identisch, sagen Entwickler des Forschungsinstituts imec.
Diese schematische Darstellung zeigt den Übergang zu immer kleineren Strukturgrößen: Vom FinFET- über das Nanosheet-Verfahren bis hin zu Forksheet und - letztlich propagiert - CFET. Bis auf wenige Zusatzschritte seien die Prozessabläufe weitgehend identisch, sagen Entwickler des Forschungsinstituts imec. (Bild: imec)

Forscher des belgischen imec-Instituts haben erstmals eine erfolgreiche Simulation zum Entwickeln von Strukturgrößen kleiner als 3 nm präsentiert. Auf dem IEEE Electron Devices Meeting stellten Sie mit der Forksheet-Architektur eine Methode vor, um Technologie-Nodes in Größen von 2 nm zu ermöglichen.

Das imec hat diese Woche erstmals Ergebnisse einer Standard-Zell-Simulation für ein neuartiges „Forksheet Device“ präsentiert. Dieses Gerät soll es ermöglichen, Technologieknoten für Halbleiter zu entwickeln, die kleiner als 3 Nanometer sind. Auf dem 2019 IEEE International Electron Devices Meeting (IDEM) in San Francisco stellten die Forscher nun erstmals die Ergebnisse seiner TCAD-Simulationen (Technology computer-aided design) vor.

Im Vergleich zu der Nanosheet-Technologie, die beispielsweise IBM für 5-nm-Halbleiter demonstriert hat, soll die Forksheet-Methode dank eines reduzierten n-zu-p-Spacings eine Leistungssteigerung von 10% ermöglichen. In Kombination mit Skalierungs-Boostern lasse sich mit der Technolgie zudem die Höhe der einzelnen Zellen nochmals signifikant (auf 4,3 Tracks) verringern.

Natürliche Weiterentwicklung der vertikalen Stapelung

Das imec bezeichnet das „Forksheet Device“ als eine natürliche Erweiterung der Herangehensweise des GAA-Transistoren-Einsatzes (Gate-All-Around) der Nanosheet-Methode, bei der mehrere Device-Schichten gestapelt werden. Die Prozessabläufe seien, abgesehen von einer geringen Anzahl zusätzlicher Schritte, bei beiden Ansätzen ähnlich.

Anders als beim GAA-Nanosheet-Halbleiter kommt im Forksheet eine gegabelte Tri-Gate-Struktur zum Einsatz, welche die Nanoschichten regelt. Dies wird ermöglicht, indem eine dielektrische Wand zwischen den P- und den NMOS-Geräten eingeführt wird, ehe die Gate-Patterns angelegt werden. Diese dielektrische Wand isoliert auf physikalische Weise den Graben des t-Gates von dem des p-Gates. Dies ermöglicht dichtere Packung der n-zu-p-Abstände, als es bei FinFET- oder Nanosheet-Strukturen der Fall wäre.

Aufgrund dieser Erkenntnisse gehen die imec-Forscher davon aus, dass mit der Forksheet-Methode eine deutlich bessere Flächennutzung und Leistungs-Stabilität möglich sei. Dieses Potential hätten die durchgeführten TCAD-Simulationen bestätigt.

Die Simulation des 2-nm-Technologieknotens wurde anhand eines kontaktierten Gate-Pitches von 42 nm und einer Standard 5-Track-Zellbibliothek mit einer Metallfläche von 16 nm durchgeführt. Zu dem vorgeschlagenen Entwurf zählen darüber hinaus diverse Skalierungsverstärker, wie etwa verborgene Stromschienen oder Rundumkontakte. In der Simulation hätten die Forscher damit, im Vergleich zu einem Nanosheet-Device, bei konstanter Stromzufuhr eine Geschwindigkeitssteigerung von 10% sowie eine um 24% geringere Stromaufnahme bei konstanter Geschwindigkeit erzielt. Die Schichthöhe wurde dabei, wie eingangs erwähnt, von 5 auf 4,3 Tracks reduziert.

Layout von SRAM-Halbzellen für a) FinFET, b) Gate-All-Around-Nanosheet und c) Forksheet. Nach Angaben des imec kann die Forksheet-Architektur eine Skalierung der Bitzellenhöhe von bis zu 30% ermöglichen, da der p-n-Raum nicht durch die Gate-Erweiterung (GE), den Gate-Cut (GE) oder den Dummy-Fin-Gate-Tuck (DFGT) bestimmt wird.
Layout von SRAM-Halbzellen für a) FinFET, b) Gate-All-Around-Nanosheet und c) Forksheet. Nach Angaben des imec kann die Forksheet-Architektur eine Skalierung der Bitzellenhöhe von bis zu 30% ermöglichen, da der p-n-Raum nicht durch die Gate-Erweiterung (GE), den Gate-Cut (GE) oder den Dummy-Fin-Gate-Tuck (DFGT) bestimmt wird. (Bild: imec)

Mit zusätzlicher Optimierung der Zellmuster lasse sich nach Ansicht des imec auch 20% der Halbleiterfläche einsparen. In einem SRAM-Design lasse sich anhand der Simulation für ein p-n-Spacing von 8 nm mit der neuartigen Methode eine Flächenskalierungs- und Leistungsverbesserung von 30% erreichen.

„Das Nanosheet Device wurde in erster Linie eingeführt, um die elektrostatische Kontrolle sowie die Triebstärke zu verbessern,“ sagt Julien Ryckaert, Program Director für 3D hybrid scaling beim imec. „Aber sowohl FinFET- als auch Nanosheet-Architekturenverfügen über eine zu große Distanz bei der Trennung der n-zu-p-Devices, was eine weitere Skalierbarkeit behindert. Die Forksheet-Architektur ist eine Methode, um dieser Herausforderung entgegenzutreten, und kann als das ultimative 'universelle' CMOS-Gerät betrachtet werden, das über 2 nm hinaus geht.“ Ryckaert warf auch bereits einen Blick in die weitere Zukunft: Als möglichen Kandidaten für eine Architektur, die künftig noch über Forksheet hinaus gehen könnte, sehe er die CFET-Methode (complementary FET) als eine weitere Evolution des Prozessablaufs voraus.

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