Timing-Analyse

Fehlerfreie Implementierung von komplexen Schnittstellen

| Autor / Redakteur: Dirk Müller * / Gerd Kucera

Ist ein Board im Grenzbereich dimensioniert, kann das Endprodukt schwer reproduzierbare Fehlerbilder zeigen. Tools wie Allegro PCB SI und TimingDesigner prüfen zeitliche Abhängigkeiten zwischen den Leitungen, etwa einer Schnittstelle, während sich die Spezifikationen des Protokolls im TimingDesigner abbilden lassen. So kann frühzeitig die Signalintegrität sichergestellt werden.

Vor etwa 10 Jahren wurde in Schulungen über das Design von High-Speed-Leiterplatten immer eine Faustformel ausgegeben, die besagt, dass es bei einem PC-Motherboard (damals noch größer als ein DIN-A4-Blatt) zu High-Speed-Effekten kommt, wenn Leitungen ab ca. 15 cm Länge bei Anstiegszeiten <1 ns betrieben werden. Als Abhilfe dienten entweder Serienterminierungen bzw. Pullup- oder Pulldown-Widerstände als Leitungsabschluss.

Im Sommer 2012 sieht es ganz anders aus. In der Zwischenzeit ist die Technologie fortgeschritten und immer neue physikalische Tricks erlaubten den nächsten Turbo in der Datenübertragung zuzuschalten. Es wurde durch die Miniaturisierung der Bauteile eine höhere Packungsdichte erreicht und einst kritische Schaltungsteile sind heute komplett in einem Chip integriert. Durch die reduzierte Anzahl von Bauteilen bei gleicher Funktion verringerte sich auch der Abstand zwischen den verbleibenden High-Speed-Bauelementen und erlaubte wiederum höhere Taktraten auf den nun kürzeren Verbindungen der Leiterplatte.

Durch die Möglichkeit der On-Die-Terminierung (ODT), die das Terminieren durch eine spezielle Transistorschaltung im IC übernimmt, kann ein Großteil der Zusatzbeschaltung in Form von Pullup-Widerständen entfallen. Die Verlustleistung der Schaltung wird weiter reduziert und der Formfaktor des Gesamtsystems verkleinert. Das Problem, dass viele Signale gleichlang mit „matched-length-routing“ verlegt werden müssen, wird durch einen programmierbaren Phasenausgleich in den integrierten Schaltkreisen entschärft, da geringe Längenunterschiede auf der Leiterplatte in den Chips durch entsprechende Einstellungen per Software ausgeglichen werden können.

Die Reduktion der Betriebsspannung von 5 V auf 1,2 V oder gar 1,0 V hat neben geringeren Anstiegszeiten auch eine geringere Verlustleistung zur Folge. So sind die „normalen“ Datenübertragungsraten von damals 133 MHz auf heute 1,5 Gbit/s um den Faktor 10 oder mehr angestiegen.

Das Elektronik-Design im Grenzbereich

Jetzt scheint wieder einmal, wie vor 10 Jahren, der Punkt gekommen zu sein, an dem alle physikalischen Tricks ausgereizt sind. Entwickler sind mit sehr engen Toleranzen in den Designregeln der elektrischen Systeme konfrontiert. Einer der Technologietreiber ist die Anforderung in vielen Systemen mehr zu visualisieren und hochauflösende Bilder bzw. Videodaten zu übertragen. Die Entwicklung heutiger komplexer Schnittstellen stellt eine neue Herausforderung an Entwickler dar, wie damals der Begriff der High-Speed Designs.

Um die hohe Datenübertragung jenseits der 1Gbit/s in den Griff zu bekommen müssen viele Designregeln auf Leiterplatten mit sehr kleinen Toleranzen eingehalten werden. Designregeln werden meist durch umfangreiche Simulationen im Bereich Signal- und Powerintegrität ermittelt. Oftmals stellen die Chiphersteller die Designregeln in Form von Design-In-Kits bereit. Durch die Übernahme dieser Regeln kann somit zumindest teilweise der Einsatz von Simulationssoftware entfallen. Die Regeln sind allerdings unter Umständen anzupassen, sofern Schaltungsteile gemäß Spezifikation geändert werden müssen. Trotzdem müssen die Designregeln dieser komplexen Schnittstellen verstanden werden, damit dem Designer in seiner abgewandelten Schaltung bewusst ist, wann und wie weit er gegen eine Designregel verstoßen darf oder wann er sie exakt einhalten muss.

Wenn dieses Verständnis über die Designregeln nicht vorhanden ist, gehen die Firmen ein extrem hohes Risiko ein. Es kann durchaus vorkommen, dass eine Schaltung im Labor im Grenzbereich noch funktioniert, es jedoch später beim Endkunden zu Problemen führt. Die Ursache ist, dass im Labor meist die wenigen Prototypen mit den gleichen Bauteilen aus einer Produktionsserie bestückt wurden. Wenn die Schaltung später in Produktion geht, werden evtl. andere Bauteilchargen verwendet oder der Einkauf entscheidet sich aus Verfügbarkeits- oder Preisgründen einen anderen Chip-Hersteller zu verwenden. Schon können die Grenzen überschritten sein und das Design unterscheidet sich in den elektrischen Eigenschaften vom Labormuster.

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Eine weitere Ursache für Ausfälle können unterschiedliche Betriebstemperaturen der Schaltung sein, die ein etwas geändertes elektrisches Verhalten der verwendeten Bauteile bewirken. Alle abweichenden Einflüsse vom Labor zum Kunden sind schwer vorherzusehen.

Die heutigen Schnittstellencontroller sind zum Teil mit entsprechender Intelligenz ausgestattet, sodass im Übertragungsprotokoll durch ein Handshake die maximal mögliche Übertragungsgeschwindigkeit zwischen Sender und Empfänger ausgehandelt wird. Ist die Schaltung im Grenzbereich dimensioniert, dann kommt es zu Situationen, in denen der PHY-Controller einmal die maximale Geschwindigkeit und ein anderes Mal ein reduziertes Notfallprogramm mit weniger Datendurchsatz wählt. Solche Fehler führen zu sehr schwer zu reproduzierbaren Fehlbildern. Beim Kunden geht es nicht oder nur zu langsam, im Testlabor funktioniert es, also wird es als „repariert“ zurückgeschickt und geht beim Kunden dann wieder nicht. Der Imageschaden durch so einen Reparaturservice ist vorprogrammiert.

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