Erster erfolgreicher Tape-Out eines 3-Nanometer-Testchips

| Redakteur: Sebastian Gerstl

Post Pklace & Route des gemeinsam vom belgischen Forschungsinstitut imec und Cadence entwickelten 3-nm-Testchips.
Post Pklace & Route des gemeinsam vom belgischen Forschungsinstitut imec und Cadence entwickelten 3-nm-Testchips. (Bild: imec)

Cadence und das Imec-Forschungsinstitut haben den ersten erfolgreichen Tapeout eines bislang noch unbenannten 64-Bit-Prozessors bekannt gegeben. Für die Fertigung wird eine Kombination aus extremem Ultraviolett (EUV) und Immersionslithographie verwendet.

Das belgische Forschungs- und Innovationszentrum für Nanoelektronik und Digitaltechnologien imec und Cadence Design Systems haben das erste gelungene Tapeout eines 3 nm Testchips bekannt gegeben. Das Tapeout-Projekt wurde durch ein Zusammenspiel von extrem kurzwelliger UV-Strahlung (EUV) und den 193 Immersion (193i) Lithographie-Design-Regeln ermöglicht.

Zusammen haben Cadence und Imec GDS-Dateien mit Hilfe eines modifizierten Tool Flows von Cadence erstellt und validiert. Dieser basiert auf einem Metallstapel mit einem 21-nm-Routing-Pitch und einem 42-nm-Poly-Pitch, der mit Daten einer Metallschicht aus einem früheren Experiment erzeugt wurde.

Imec beginnt mit der Arbeit an den Masken und der Lithographie, zunächst mit dem Ziel, die Immersionsverfahren EUV und SAQP (Selfaligned Quadruple Patterning) zu nutzen. Mit der Zeit hoffen die Forscher, den Prozess zu optimieren, um einen einzigen Durchlauf im EUV-Scanner zu verwenden. Noch in diesem Jahr soll ein fertiger, voll funktionsfähiger Chip präsentiert werden.

Letztendlich können Fabriken auf eine geplante Version der heutigen EUV-Systeme mit hoher numerischer Apertur migrieren, um 3-Nanometer-Chips herzustellen.

Massenfertigung ab 2023 möglich

Die 3-nm-Node soll voraussichtlich bereits 2023 für den Markt in Produktion gehen. TSMC kündigte im vergangenen Oktober entsprechende Pläne für eine 3-nm-Fab in Taiwan an. Cadence und Imec arbeiten seit zwei Jahren in der Forschung auf diesem Gebiet zusammen.

Ende 2015 präsentierten das Unternehmen und das Forschungsinstitut gemeinsam einen ersten Testchip auf Basis einer 5-nm-Node. "Wir haben Verbesserungen in unserem digitalen Implementierungsfluss vorgenommen, um die feinere Routing-Geometrie zu adressieren", sagte Rod Metcalfe, ein Produktmanagement-Gruppenleiter bei Cadence. Nähere Details lieferte das Unternehmen nicht; die sollen EDA-Tools klar definiert sein, sobald "Kunden die 3-nm-Node-Reife" erlangt haben.

"Unsere Arbeit am Testchip hat es uns ermöglicht, die Variation der Interconnect-Verbindungen zu messen und zu verbessern und den 3-Nanometer-Fertigungsprozess zu validieren", sagte An Steegen, Executive Vice President für Halbleitertechnologie und -systeme bei Imec, in der offiziellen Pressemitteilung. Es werde erwartet, dass die Node neue Transistor-Designs wie Nanodrähte oder Nanoblätter anstelle der FinFETs verwendet, die in den derzeitigen 16nm und feineren Prozessen verwendet werden.

Die Entwicklung stützt sich auf das Cadence Innovus Implementation System sowie die Genus Synthesis Tools des Unternehmens. Imec verwendete eine handelsübliche 64-Bit-CPU für den Testchip, zusammen mit einer einer hasueigenen angepassten 3nm-Standardzellenbibliothek und einem TRIM-Metallfluss, bei dem der Routing-Pitch auf 21nm reduziert wurde.

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