VHDL Testbenches and Verification with OSVVM

25.06.2018

24.09.2018 - 28.09.2018

Veranstaltungsort: Freiburg

VHDL Testbenches and Verification with OSVVM

Die Schulung startet mit einfachen Testbenches und steigert den Abstraktionsgrad kontinuierlich. Sie enthält mehrere Beispiele, die direkt als Vorlage bei der Entwicklung eigener Testbenches benutzt werden können. Praktische Übungen bieten die Möglichkeit das Gelernte anzuwenden.

Mit der Open Source VHDL Verification Methodology (OSVVM) wird eine strukturierte Vorgehensweise aufgezeigt, welche eine hohes Maß an Wiederbenutzbarkeit im Testbench Code ermöglicht. OSVVM ist eine freie und als Open-Source verfügbare VHDL Library, die Pakete, Datentypen und Unterprogramme, sowie Algorithmen anbietet, welche in fast jeder Testbench benötigt werden. Es besteht kein Grund das Rad ständig neu zu erfinden. Als neuestes Feature bietet OSVVM nun auch vordefinierte Verifikations-IPs, sodass ein breites Spektrum an Standardbussen abgedeckt wird.

Die Schulung startet mit einfachen Testbenches und steigert den Abstraktionsgrad kontinuierlich. Die Teilnehmer lernen die Verwendung von Unterprogrammen und Bibliotheken, Lesen und Schreiben von Dateien, Herausforderungen bei der Modellierung, Transactions-Based Testbenches, Bus Functional Models (BFM), Transaction Basen Models (TBM), Record Datentypen, Resolution Functions, Abstraktionen für Interface Connectivity, Methoden zur Modellsynchronisierung, Protected Types, Access Types (Pointer), unterschiedliche Datenstrukturen (z.B. Scoreboards), Directed, Algorithmic, Constrained Random und Coverage Driven Random Testerzeugung, Self-Checking (Ergebnisse, Timing, Protokoll-Tests und Error Injection), Functional Coverage, Darstellung von Analogwerten und periodischen Signalverläufen, Timing und Ausführung des Codes, Testpläne und Configurations kennen.

Agenda und Anmeldung >>>

Das Seminar findet auch vom 12.-16.11.2018 in Stuttgart statt.