Intel Atom

Einblicke in Intels Low-Power-Architektur Atom

02.02.2009 | Autor / Redakteur: Aengus Gorey* / Martina Hafner

Der Atom-Prozessor im Größenvergleich
Der Atom-Prozessor im Größenvergleich

Obwohl Intel seit 30 Jahren auf dem Embedded-Markt aktiv ist, taten sich traditionelle Intel-Architekturen (IA) schwer im Low-Power-Bereich. Mit Intels Atom-basierten Plattformen dringt der Halbleiterhersteller in Bereiche von einer durchschnittlichen Leistungsaufnahme von weniger als 1 W und unter 5 W bei Thermal Design Power (TDP) vor.

Die Entwicklung einer Low-Power-Intel Architektur (LPIA) für den Atom wurde durch eine Reihe technischer Fortschritte und etwas gesundem Menschenverstand bei der Analyse des Leistungsbudgets realisiert. Faktoren für die Leistungsaufnahme typischer Embedded-Plattformen lassen sich in zwei Hauptbereiche unterteilen: abgeführte Wärme und durchschnittliche Leistungsaufnahme.

Ausgehend vom Pentium M-Prozessor konzentrierte sich die Analyse für die Atom-Architektur auf die Identifizierung der Hauptstromverbraucher in der Instruktionspipeline, einer 14-stufigen, superskalaren 3-Wege-Pipeline, deren Befehls-Ausführungs-Engine um einen Out-of-Order-Ausführungs-Scheduler basiert ist. Diese Analyse zeigte nicht nur die hohe Energiemenge auf, die für die Ausführungs-Scheduler-Logik benötigt wird, sondern auch den erheblichen Stromverbrauch durch die Hilfs-Logik, die den Befehlsfluss zum Scheduler optimiert.

Bild1: Vergleich zur Intel Low Power Architektur für den Atom: Energieeinsparungen in der Pipeline führten zu einer Energieeinsparung von mehr als 60% Prozent im Vergleich zum Pentium M
Bild1: Vergleich zur Intel Low Power Architektur für den Atom: Energieeinsparungen in der Pipeline führten zu einer Energieeinsparung von mehr als 60% Prozent im Vergleich zum Pentium M

Die Pipeline-Stufen wurden zerlegt und als superskalare 2-Wege In-Order-Pipeline wieder zusammengesetzt, wodurch sich viele der energiehungrigen Stufen beseitigen oder reduzieren ließen. Dies führte zu einer Energieeinsparung von mehr als 60% Prozent im Vergleich zum Pentium M, wie Bild 1 illustriert.

Daran schloss sich die Untersuchung der Übergabe von Befehlen und Daten an die Pipeline. Dabei wurden zwei Hauptelemente in den Mittelpunkt gerückt: die Caches und der Front Side Bus (FSB). Der L2-Cache war als 8-Wege assoziative 512 KB-Einheit konzipiert, mit der Fähigkeit zur Reduzierung der Wegeanzahl auf Null durch Nutzung von Dynamic Cache Sizing zur Reduzierung des Strombedarfs. L2-Prefetcher sind implementiert, um eine optimale Platzierung von Daten und Befehlen für den Prozessorkern zu gewährleisten.

Film: Intels Tools und Kompetenzcenter für Atom-Prozessoren

Das FSB-Interface verbindet den Prozessor mit dem System Controller Hub (SCH); der FSB war ursprünglich zur Unterstützung von Multiprozessorsystemen konzipiert, wo der Bus bis auf 250 mm und bis zu vier Lasten erweitert werden konnte; dies zeigt sich an der Wahl der bei den I/O-Puffern verwendeten Logiktechnologie. Die AGTL+-Logik zeichnet sich zwar durch eine ausgezeichnete Signalintegrität aus, verbraucht aber auch relativ viel Strom. Es zeigte sich, dass eine CMOS FSB-Implementierung mit einem Verbrauch von weniger als 40% eines AGTL-Interface besser für Low-Power-Applikationen geeignet ist.

Wechsel zu 45 nm High-k Metal-Gate-Transistoren

Eine der wichtigsten technologischen Voraussetzungen für LPIA war der Wechsel zu Intel 45 nm High-k Metal-Gate-Transistoren im Produktionsprozess. In dem Maße wie Halbleiter-Prozesstechnik immer kleiner wird, werden die zur Fertigung von Transistoren verwendeten Werkstoffe immer genauer unter die Lupe genommen, insbesondere die Gate-Oxid-Lecks von SiO2. Zur effektiven Implementierung von 45-nm-Transistoren war ein Werkstoff mit einer hohen Dielektrizitätskonstante erforderlich (high-k). Solch ein Werkstoff ist Hafnium (Hf), das bei Einsatz in einem Metal-Gate ausgezeichnete Transistoreigenschaften aufweist. Folgende Tabelle zeigt die Vorteile im Vergleich zu SiO2 in 65-nm-Prozessoren

Transistoreigenschaften: 65 nm gegenüber 45 nm:

  • Dichte: 2x
  • Schaltgeschwindigkeit: +20%
  • Source-Drain-Verlustleistung: 5x
  • Gate-Oxid-Verlustleistung: 10x
  • Schaltverluste: -30%

Während die 45-nm-Technologie zu Reduzierungen des Stromverbrauchs auf Transistorebene beiträgt, ist es in erster Linie das dynamische Strommanagement (Dynamic Power Management) des Prozessors, das die Erreichung durchschnittlicher Stromverbrauchswerte von kaum 10% TDP ermöglicht.

Die Standard-Prozessor(P) und Clock(C)-States, die bei traditionellen IA-Prozessoren verwendet werden, wurden durch Hinzufügen von Deep Power Down Technology (C6) verbessert. Dieser Zustand kann vom Prozessor während längerer Phasen geringer Aktivität ausgelöst werden.

Der Eintritt eines C6-State veranlasst die Speicherung des aktuellen Zustands des Prozessors und das Abschalten des Prozessors bis zu einem Aufweck-Ereignis. Bei normalen C-States bleiben die Spannungsebenen unter Strom, wodurch eine geringe Menge Leckverlust durch die I/O-Pins des Prozessors möglich ist. Der C6-State kann einen Teil der Vccp-Spannungsebene trennen, wodurch die Stromzufuhr zu 90% der I/O-Pins des Prozessors abgeschaltet wird.

Eines der Risiken einer aggressiven Reduzierung des Stromverbrauchs besteht in den Auswirkungen der Einsparungen auf die Prozessorleistung. Ein sekundäres Designziel bestand deshalb darin, so viel Leistung wie möglich zu bewahren und ein Leistungs-/Watt-Verhältnis von mindestens 2:1 gegenüber existierenden IA-Low-Power-Plattformen zu erreichen.

 

Expertenkommentar: Prof. Christian Siemers zu Intels Low-Power-Architektur Atom

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