Ein neuer Technologie-Ansatz für den einfachen SJ-MOSFET

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Neben der schwierigen Aufgabe der Rauschminderung ist zudem ein hoch bleibender Wirkungsgrad sicherzustellen, denn die Produktanforderungen verlangen EMV-Konformität bei höchstmöglicher Effizienz. Dies stellt den Entwickler vor die Aufgabe, auch die letzten 0,1% Wirkungsgrad aus einer Schaltung herauszupressen. Dessen bewusst, dass dies wesentliche Fragen unter den Entwicklern sind, haben wir uns dafür entschieden, Teil der Lösung anstatt Teil des Problems zu sein. Mit anderen Worten: Da der MOSFET oftmals Teil des Problems ist, sahen wir keinen Grund, warum er nicht auch Teil der Lösung sein sollte – mit Schwerpunkt auf dem Wirkungsgrad. Zu diesem Zweck bestand der neue Ansatz darin, durch Hinzufügen einer Konfigurationsebene für MOSFETs dem Entwickler mehr Kontrolle in die Hand zu geben, um den MOSFET besser an das System anzupassen.

Typische Steuerungstechniken und schärfere Kontrolle

Abweichungen bezüglich der Schwellenspannung und des Gate-Widerstands bestimmen zeitliche Randbedingungen, die sich auf den Gesamtwirkungsgrad der Schaltung (beispielsweise Netzteil) auswirken. Eine schärfere und genauere Kontrolle der Verteilungen der Schwellenspannung und des Gate-Widerstands bietet viele Vorteile. Einige Beispiele umfassen ein präziseres System-Zeit-Verhalten, geringere Schaltverluste, vermindertes Rauschen und verbesserter Wirkungsgrad.

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Es gibt verschiedene Geräteparameter dieser Art, bei denen der Absolutwert nicht so wichtig ist, wie die für diesen Parameter beobachtete Schwankungsbreite. Eine schärfere Kontrolle dieser Verteilungen würde dem Entwickler die Flexibilität geben, ein bestimmtes Leistungsmerkmal zu verbessern, das für eine bestimmte Anwendung erforderlich ist, und gleichzeitig das elektrische Rauschen gering halten. Die Nutzung einer Wafer-Fertigungsstätte für Analog/Mixed-Signal-Halbleiter liefert das erforderliche Kontrollniveau zum Erreichen dieser Ergebnisse.

In den letzten Jahren wurden verschiedene Techniken eingesetzt, um die Parameterverteilungen in kostengünstigeren Fertigungsprozessen zu straffen, die jedoch nicht vollständig zufriedenstellend waren. Eine bisherige Lösung bestand darin, sich auf den kostengünstigsten Fertigungsprozess zu konzentrieren, die resultierenden Bauteile zu testen und nur diejenigen auszuwählen, die in einen akzeptablen Bereich fallen. Dies ist auch als ‚Binning‘ bekannt.

Leider verursacht dieser Ansatz höhere Kosten, da eine große Anzahl der gefertigten Bauelemente außerhalb des gewünschten Verteilungsbereichs verworfen werden müssen. Darüber hinaus birgt diese Methode ein großes Potenzial für verwaiste Lagerbestände, die zu noch höheren Gesamtkosten führen.

Ein weiterer Ansatz war, die Konstruktion der Bauelemente leicht zu verändern, um Laser-Trimming oder andere Nachbehandlungsverfahren zu ermöglichen, um so eine große Anzahl in den jeweils gewünschten Parameterbereich zu verschieben. Dieses ‚Trimming‘-Verfahren wurde erfolgreich bei Mixed-Signal-Schaltungen in der Serienfertigung eingesetzt. Allerdings noch nicht erfolgreich bei vertikalen Halbleiterbauelementen. Der Grund dafür ist, dass die internen Komponenten des vertikalen Bausteins alle einen gemeinsamen Anschluss auf der Unterseite des Wafers haben.

Beispielsweise ist die Unterseite des Wafers für einen VDMOS der gemeinsame Drain-Anschluss für alle internen Einheiten, aus denen der Baustein besteht. Trimming für Bauelemente mit gemeinsamen Anschlüssen bedurfte neuartiger Technologien. Im Mittelpunkt der dritten Stufe des D3-Business-Fahrplans steht der Aufbau einer Roadmap von 20+ Jahren.

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