Konfigurierbare SOCs Dual-Core-Chip für schnelle Markteinführung

Redakteur: Holger Heller

STMicroelectronics erweitert seine konfigurierbaren System-on-Chip-ICs der SPEAr-Familie (Structured Processor Enhanced Architecture) um den Dual-Core-Baustein SPEAr Plus600 und die

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( Archiv: Vogel Business Media )

STMicroelectronics erweitert seine konfigurierbaren System-on-Chip-ICs der SPEAr-Familie (Structured Processor Enhanced Architecture) um den Dual-Core-Baustein SPEAr Plus600 und die Single-Core-Variante SPEAr Head600. Laut ST stehen damit SOCs zur Verfügung, die es den Herstellern von Druckern, Faxgeräten, Point-of-Sale-Equipment (PoS) und anderen Systemen ermöglichen, komplexe und flexible digitale Verarbeitungseinheiten mit einem Bruchteil des Zeit- und Kostenaufwands zu entwickeln, der bei einem voll kundenspezifischen Designkonzept (ASIC) anfiele.

Die Möglichkeit, zwischen Single- und Dual-Processor-Bausteinen mit identischem Footprint und Architektur zu wählen, soll es den Herstellern zudem erlauben, mit ein und derselben Applikation verschiedene Märkte anzusprechen. Die mit 90-nm-Prozesstechnologie produzierten neuen SPEAr-SoCs enthalten einen bzw. zwei Prozessorkerne des Typs ARM926 mit 16K Befehls- und 16K Daten-Cache und 333 MHz Taktfrequenz (unter Worst-Case-Bedingungen). Hinzu kommt konfigurierbare Logik mit einem Umfang von 600.000 ASIC-Äquivalenten, eine Speicherschnitttelle mit Unterstützung für DDR/DDR2-Speicher und Datenkommunikations-IP.

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Das DDR/DDR2-Speicherinterface ist kompatibel zu DDR2-666-Speichern (333 MHz) und ermöglicht es, DDR- und DDR2-Speicher mit denselben Pins anzusteuern. Zum Konnektivitäts-IP gehört ein IrDA-Interface mit Unterstützung für Fast IrDA, ein Gigabit Ethernet MAC und drei USB 2.0 Ports (1 Device und 2 Hosts). Bestandteile der neuen Ausstattung sind auch ein XGA-LCD-Controller für Auflösungen bis 1024 × 768 in True Color (24 Bit) sowie ein JPEG-Codec.

Hohe EMV und schnelle Kommunikation

Besonderes Augenmerk richteten die Designer auch auf die elektromagnetische Verträglichkeit (EMV). Neben einer geditherten PLL-Stufe mit programmierbaren Frequenz- und Jitter-Parametern kommen LVDS-I/Os für bis zu 600 MHz als schnelle Kommunikationsverbindungen zum Einsatz. Bibliotheken mit IP und Hardwarebeschleunigern stehen für die Integration in die konfigurierbare Logik zur Verfügung. 136 KByte SRAM und 32 KByte ROM können für Kundenapplikationen genutzt werden.

Der Dual-Core-Baustein SPEAr Plus600 bietet die Möglichkeit, zwei verschiedene Betriebssysteme auf einem Chip laufen zu lassen. Damit ist z.B. die Integration typischer Funktionen eines Multifunktions-Druckers oder -Kopierers auf einem Chip möglich. Auf dem einen Prozessor läuft Linux oder ein ähnliches Betriebssystem und widmet sich der Konnektivität und dem Systemmanagement. Ein auf dem zweiten Prozessorkern laufendes Echtzeit-Betriebssystem (RTOS) ist dagegen für Funktionen wie die Motorsteuerung oder das Timing kritischer Schnittstellen zuständig.

Diese Flexibilität eröffnet zudem die Perspektive, einen der Prozessoren als Beschleunigungs-Coprozessor für Imaging-Funktionen zu verwenden. Bei einer Dual-Core-Lösung ist es auch möglich, einen einheitlichen, auf einem der Prozessoren entwickelten Software-Stack zu verwenden und Upgrades oder zusätzliche Features auf dem anderen Core zu implementieren.

Für SPEAr Plus600 und SpearHead600 steht ein Entwicklungs-Board zur Verfügung, das die Entwicklung und Prüfung des Kundensystems schnell und ohne große Ressourcen gestattet. Mit Hilfe eines externen FPGA, das ein Duplikat des internen konfigurierbaren Logkblocks im SoC darstellt, können Designer an der Hard- und Softwareentwicklung arbeiten, ohne die endgültige Validierung abzuwarten. Hat das SoC des Kunden die Funktions-Qualifikation absolviert, kann binnen acht Wochen nach Vorliegen der finalen RTL-Beschreibung mit der Serienproduktion begonnen werden.

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