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Lattice Semiconductor Dritte Generation nichtflüchtiger 90-nm-FPGAs vorgestellt

| Redakteur: Holger Heller

Mit seiner dritten Generation nichtflüchtiger FPGAs verdoppelt Lattice Semiconductor die maximale Logikdichte auf 40.000 LUTs (Look-up-Tables), erhöht die Leistungsfähigkeit um 25% und fügt dedizierte DSP-Blöcke hinzu. Die LatticeXP2-Familie verringert zudem noch die Verlustleistung.

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Stan Kopec, Corporate Vice President Marketing bei Lattice Semiconductor
Stan Kopec, Corporate Vice President Marketing bei Lattice Semiconductor
( Archiv: Vogel Business Media )

Die Leistungsaufnahme der PLDs wurde durch die 1,2-V-Prozesstechnologie optimiert und der statische Leistungsverbrauch um 33% reduziert. Der zusammen mit dem Foundry-Partner Fujitsu entwickelte Flash-SRAM-Prozess vereint die Vorzüge von „Instant-on“ und kleinen Bauteilabmessungen, verbessert die Design-Sicherheit sowie die Möglichkeiten des RAM-Backups und ermöglicht eine sofortige „Live“-Aktualisierung.

Zwei Jahre nach der Einführung der Vorgängergeneration, der 130-nm-LatticeXP-Familie, will das Unternehmen nun seine Position im Markt für nichtflüchtige FPGAs weiter ausbauen. „Im Gegensatz zu Lösungen des Wettbewerbs, der nichtflüchtige FPGAs mit hybriden Multichip-Bausteinen realisiert, bieten unsere LatticeXP2-Bausteine mehr Vorteile“, behauptet Stan Kopec, Corporate Vice President Marketing bei Lattice Semiconductor.

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Die Familie besteht aus fünf Mitgliedern, die Logikdichten von 5000 bis 40.000 LUTs it jeweils vier Eingängen aufweisen. Integrierte Speicherblöcke sind bis maximal 885 KBit in 18-KBit-Dual-Port-Blöcken vorhanden. Für kleine Zwischenspeicher lassen sich die LUTs auch in kleine, verteilte Speicherblöcke konvertierten. Um DSP-Applikationen zu unterstützen, liefern bis zu zwölf festverdrahtete „sysDSP“-Blöcke MAC-Funktionen. Die Bausteine bieten bis zu vier PLLs, mit denen sich Takte, sofern es die Applikation erfordert, anpassen und synthetisieren lassen.

flexiFlash-Architektur

Da ein immer größeres Augenmerk auf eine möglichst geringe Verlustleistung gelegt wird, wurde die LatticeXP2-Familie für 1,2 V Core-Spannung ausgelegt, was die Verlustleistung senkt. Zusätzlich wurde das Schaltungsdesign darauf abgestimmt, die statische Verlustleistung pro Logikfunktion um rund 33% zu reduzieren. „Der größte Baustein dieser Baureihe, der nun die doppelte LUT-Kapazität der Vorgängergeneration bietet, weist damit eine nur um 34% erhöhte Verlustleistung auf“, so Kopec.

Die integrierten Flash-Speicherblöcke speichern die Bausteinkonfiguration und ermöglichen somit eine echte Einchip-Lösung. Diese flexiFlash-Architektur überträgt beim Einschalten oder auf Befehl die im Flash gespeicherten Daten an SRAM-Zellen, die die Konfiguration des Bausteins steuern. Dieser Transfer erfolgt parallel, wodurch die Bausteinlogik nach nur rund 1 ms einsatzbereit ist – deutlich früher als die anderen Bausteine innerhalb eines Systems.

„Dies ist auch schneller als bei SRAM-basierten FPGAs, die externe Boot-PROMs benutzen“, erklärt Kopec, „unabhängig davon, ob diese separat auf dem Board bereit stehen oder in einem gemeinsamen Gehäuse integriert sind. Diese Instant-On-Funktion ist wichtig für viele Systemfunktionen wie das sequenzielle Einschalten des Systems, das Adress-Decodieren und die Reset-Logik.“

Hohe Sicherheit, Intrusionsschutz und Aktualisierung im Feld

Da der Konfigurationsdatenstrom innerhalb des Bausteins bleibt, sind die LatticeXP2-FPGAs laut Kopec sicherer als alternative Bausteine oder Multichip-Module. Diese Sicherheit werde durch den Konfigurations-Read-Back-Modus noch gesteigert. Eine 64-Bit-Lösch-/Programmier-Verriegelung schützt vor zufälligem oder unberechtigtem Bausteinprogrammieren. Ein Einmal-Programmiermodus (OTP) wird zusätzlich zum Schutz vor unberechtigtem Programmieren geboten. Die optionale 128-Bit-AES-Verschlüsselung kann außerdem eingesetzt werden, um Programmierdaten abzusichern, die in das Bauteil übertragen werden.

Elektronische Systeme werden heute meist so entwickelt, dass sie Aktualisierungen und eine Fehlerbehebung im laufenden Betrieb erlauben. Diese müssen zuverlässig, sicher und in vielen Fällen ohne Störung des laufenden Betriebs, durchgeführt werden. Die LatticeXP2-Bausteine erfüllen diese Bedingungen. Um vor unvollständigem Herunterladen der neuen Konfiguration auf Grund von Fehlern im Kommunikationskanal oder des Systems während der Aktualisierung gefeit zu sein, kann eine „Golden Configuration“ (fehlerfreie Konfiguration) in einen optionalen externen SPI-Boot-Speicher geladen werden.

Der LatticeXP2-Baustein kann dann automatisch mit dieser Konfiguration booten, wenn ein Fehler in den übertragenen Daten entdeckt wird. Auf dem Chip befindet sich eine 128-Bit-AES-Verschlüsselungsschaltung mit entsprechender Peripherie, die es erlaubt, die Programmierdaten zu verschlüsseln und sicher an das Bauteil aus der Ferne zu senden, wodurch ein „Abhören“ des Programms und Raubkopien verhindert werden. Die Bausteine unterstützen außerdem die TransFR-Technologie (Transparent Field Reconfiguration), die es ermöglicht, neue Konfigurationen in die Bausteine zu laden, während die I/O-Zustände präzise gesteuert werden. Damit können neue Konfigurationen eingespielt werden, während das gesamte System ungestört weiter arbeitet.

Neue Generation von Entwicklungswerkzeugen

Zusammen mit den LatticeXP2-Bausteinen steht auch eine neue Generation der eigenen Entwicklungswerkzeuge zur Verfügung: ispLEVER in der Version 7.0. Neben dem Design-Support bietet diese Version Verbesserungen bezüglich Geschwindigkeit und einfacher Nutzung für alle Lattice-FPGA-Familien, ein erweitertes Power-Calculator-Modul, ein neues „Reveal“-Design-Analysewerkzeug mit Triggermöglichkeiten für die Logikanalyse und weitere Leistungsmerkmale.

Muster des ersten Mitglieds der LatticeXP2-FPGA-Familie (LatticeXP2-17 mit 17K LUT) sind bereits in 208-Pin-PQFP-, 256-Pin-ftBGA- und 484-fpBGA-Gehäusen verfügbar. Lattice plant, die gesamte Familie im Laufe des Jahres 2007 auf den Markt zu bringen.

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