PCB-Design

Drei Möglickeiten für die Schaltplaneingabe

28.09.2006 | Redakteur: Gerd Kucera

ASICs oder FPGAs mit mehr als 500 Pins sind keine Seltenheit mehr. Bei der Schaltungseingabe wirft das aber neue Probleme auf. Denn nicht nur die vielen Anschlüsse der Bausteine müssen erfasst...

ASICs oder FPGAs mit mehr als 500 Pins sind keine Seltenheit mehr. Bei der Schaltungseingabe wirft das aber neue Probleme auf. Denn nicht nur die vielen Anschlüsse der Bausteine müssen erfasst werden, auch die wachsende Zahl der Netze ist hinsichtlich Constraint Management zu verwalten.

„Wenn bei der herkömmlichen Schaltplaneingabe der Entwickler einen kompletten Baustein auf eine Schaltplanseite zeichnet, dann ist kein Platz mehr für die Beschaltung weiterer Bauteile“, konstatiert Dirk Müller, Geschäftsführer der FlowCAD EDA-Software Vertriebs GmbH, „die Netznahmen werden dann über sogenannte OffPage-Konnektoren den Anschlusspins zugewiesen. Eine Alternative ist die Aufteilung großer Chips in mehrere Funktionsblöcke, den Split-Parts. In beiden Fällen hat das deutliche Nachteile: Die Übersichtlichkeit geht verloren; es ist sehr schwierig, und vor allem zeitaufwendig, ein Signal über die ganze Hierarchie hinweg zu verfolgen. Viele Firmen müssen einen hohen Aufwand betreiben, um den Stromlauf über Cross-Referenzen hinterher lesbar zu machen.“Die hochpoligen Bauelemente sind aber nicht das einzige Problem. Abblockkonden-satoren werden aus Platzgründen auf einer oder mehreren separaten Seiten angeordnet und an Vcc bzw. GND angeschlossen. Das ist elektrisch sicher richtig, aber der räumliche Zusammenhang zu den Bauteilen geht verloren. Der PCB-Designer muss aus diesem „Bauteilgrab“ die richtige Zuordnung zu den abzublockenden ICs herstellen. Zusätzliche Hinweise (etwa Anmerkungen im Stromlauf) helfen nur ansatzweise. Müller: Eine weitere Schwierigkeit sind bestimmte, immer wiederkehrende Arbeiten: An einem 64 Bit breiten Bus soll beispielsweise jede Leitung mit einem Pull-up-Widerstand versehen werden. Sicherlich kann man jeden einzelnen Widerstand zeichnen. Gerne sähe der Entwickler aber die Möglichkeit, so eine Terminierung für den Bus lediglich einmal zu definieren, die dann automatisch auf jede Leitung angewendet wird. Sollte eine Änderung notwendig sein, wird nur die zentrale Definition modifiziert.“ Dateneingabe mit tabellarischen Netzlisten Die herkömmliche Schaltplaneingabe ist u. U. unübersichtlich, zeitaufwändig und fehlerbehaftet. Neue Wege der Schaltplaneingabe sind gefragt. Mit dem aktuellen ALLEGRO Design Editor 620 stellt Cadence eine neue, flexiblere Methode der Schaltplaneingabe zur Verfügung, in dem man erstmals alle drei Möglichkeiten zur Eingabe der Designdaten nebeneinander nutzen kann: gezeichneter Schaltplan, programmierbare Logik in VHDL bzw. Verilog und ganz neu auch tabellarische Netzlisten für große digitale Bauteile. Die Eingabe der elektrischen Verbindungen geht weit über die Funktion einer Tabelle wie in Excel hinaus, versichert Müller, die tabellarische Designerfassung kann über Views (Component View bzw. Net View) erfolgen. Drag & Drop-Funktionalität sowie umfangreiche Auto-Naming-Funktionen ermöglichen es dem Entwickler, die Netzliste einfach und effizient zu erstellen. „Weil das Packaging online erfolgt“, so Müller, „wird stets das gesamte Design betrachtet - Doppelbelegungen von Referenzdesignatoren sind damit ausgeschlossen. Das Tool erkennt automatisch, dass ein Ausgang mit einem Eingang beschaltet werden muss. Elektrische Regeln wie Längen, Impedanzen, Übersprechen oder Topologien lassen sich leicht im plattformübergreifenden Constraint Manager von Allegro den einzelnen Netzen zuordnen.“ Abblockkondensatoren kann man gezielt den Bausteinen - ja sogar bestimmten Pins - zuordnen. „Der wesentliche Vorteil dieser neuen Methode ergibt sich sehr deutlich bei der Terminierung von Signalen“, versichert Dirk Müller, „der Entwickler muss nur einmal die Werte für die Terminierung festlegen und kann diese dann per Mausklick auf alle Netze eines Busses anwenden, ohne dass die einzelnen Bauteile der Terminierung im Stromlaufplan gezeichnet werden müssen.“. Der ALLEGRO Design Editor 620 ist so in die ALLEGRO-Plattform integriert, dass beispielsweise per Tastendruck die Signalintegritätssimulation gestartet wird und alle Ergebnisse der Simulation direkt als Regeln in das Design übernommen werden können.

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