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Diese fünf Trends werden die Halbleitertechnologie prägen

Autor / Redakteur: Sri Samavedam* / Michael Eckstein

Sind CMOS-Chips mit 1-nm-Knoten realistisch? Wird die Speicherbarriere in traditionellen Von-Neumann-Rechnerarchitekturen durchbrochen? Kommt echtes In-Memory-Computing? Diesen Fragen gehen wir in einer fünfteiligen Beitragsreihe auf den Grund. Teil 1 zeigt, welche Innovationen dafür sorgen, dass das Moore’sche Gesetz gültig bleibt.

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Auf dem Weg zum 1-nm-Knoten: Aktuelle FinFET-Transistoren werden voraussichtlich erst von Nanosheet-Strukturen abgelöst, die dann so genannten Forksheets weichen.
Auf dem Weg zum 1-nm-Knoten: Aktuelle FinFET-Transistoren werden voraussichtlich erst von Nanosheet-Strukturen abgelöst, die dann so genannten Forksheets weichen.
(Bild: imec)

In den letzten Jahrzehnten wurde die Entwicklung technologischer Innovationen und das Wachstum der weltweiten Halbleiterindustrie weitgehend durch die Nachfrage nach modernen elektronischen Geräten wie Desktops, Laptops und drahtlosen Kommunikationsprodukten sowie durch den Aufstieg des Cloud-basierten Computings vorangetrieben. Dieses Wachstum wird sich mit neuen Anwendungstreibern für das Marktsegment der Hochleistungscomputer fortsetzen.

5G wird Explosion der weltweit zu verarbeitenden Datenmengen beschleunigen

Erstens wächst die Datenmenge weiterhin exponentiell, ein Trend, der durch die Einführung von 5G-Netzen beschleunigt wird. Wir brauchen immer mehr Server, auf denen diese Daten verarbeitet und gespeichert werden. Nach einem Bericht von Yole aus dem Jahr 2020 wird für die High-End-Prozessoren (CPUs) und grafischen Verarbeitungseinheiten (GPUs), die das Herzstück dieser Server bilden, eine durchschnittliche jährliche Wachstumsrate von 29% erwartet. Sie werden eine Vielzahl von Rechenzentrumsanwendungen unterstützen, etwa Supercomputing und High-Performance-Computing as a Service (CaaS).

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Separat betrachtet wird der Umsatz mit GPUs voraussichtlich sogar noch stärker zunehmen, ausgelöst durch aufstrebende Anwendungen wie Cloud-Gaming und künstliche Intelligenz (KI). Fernarbeit und digitale Ausbildung – angetrieben nicht zuletzt durch die weltweite Corona-Pandemie – werden ebenfalls bleibende Spuren hinterlassen. Im März 2020 stieg beispielsweise der Internetverkehr um fast 50%, und der kommerzielle Internet-Datenaustausch in Frankfurt stellte mit mehr als 9,1 Terabit pro Sekunde (TBit/s) einen neuen Weltrekord im Datendurchsatz auf.

Immer mehr Funktionen auf immer kleinerer Fläche gefordert

Ein zweiter Hauptantrieb sind mobile Systems-on-Chips (SoCs) – etwa die Chips in unseren Smartphones. Dieses Marktsegment wächst zwar nicht ganz so schnell, aber die Nachfrage nach mehr Funktionalität in diesen SoCs wird weitere technologische Innovationen vorantreiben.

Über die herkömmliche Skalierung von Logik, Speicher und 3D-Verbindungen hinaus müssen diese neuen Anwendungen bereichsübergreifende Innovationen nutzen. Es besteht ein Bedarf an neuen Modulen, neuen Materialien und Architekturänderungen auf der Geräte-, Modul- und SoC-Ebene, um den Nutzen auf Systemebene zu realisieren.

Das Moore‘sche Gesetz wird für die nächsten acht bis zehn Jahre fortbestehen

Die Skalierung der CMOS-Transistoren wird in den nächsten acht bis zehn Jahren weiterhin dem Moore‘schen Gesetz folgen. Dies wird vor allem durch Fortschritte bei der Extrem-Ultraviolett-(EUV-)Lithographie und durch die Einführung neuartiger Bauelementarchitekturen ermöglicht, die eine Skalierung der Logik-Standardzellen ermöglichen werden.

Die EUV-Lithographie wurde mit dem 7-nm-Technologieknoten in der kommerziellen Produktion von Halbleiterchips eingeführt, um wichtige Chipstrukturen in einem einzigen Belichtungsschritt zu strukturieren. Mittlerweile werden erste Prozessoren bereits mit 5-nm-Knoten gefertigt, etwa Apples A14-Bionic-Prozessor. Jenseits des 5-nm-Technologie-Knotens – wenn also die kritischen Back-End-of-Line-(BEOL-)Metallabstände unter 28-30nm liegen – wird die Multi-Patterning-EUV-Lithographie unumgänglich. Dies wird zu einer erheblichen Verteuerung der Wafer führen.

1-nm-Knoten ist mit Silizium-Technologie machbar

Wir gehen davon aus, dass die EUV-Lithografie mit hoher numerischer Apertur (High-NA) für die Strukturierung der kritischsten Schichten von 1-nm-Knoten letztendlich für die Industrie verfügbar sein wird. Diese Technik wird die Mehrfachstrukturierung einiger dieser Schichten überflüssig machen, wodurch Kosten sinken sowie Ausbeute und Durchlaufzeiten verbessert werden.

Imec trägt zur Entwicklung der EUV-Lithografie bei, indem es beispielsweise die stochastische Defektivität untersucht. Stochastische Druckfehler sind zufällige, sich nicht wiederholende, isolierte Defekte wie Mikrobrücken, lokal unterbrochene Linien und fehlende oder verschmolzene Kontakte. Eine Verbesserung der stochastischen Defektivität könnte zur Verwendung geringerer Belichtungsdosen führen und so den Durchsatz und die Kosten verbessern. Am Imec versuchen wir, stochastische Fehler zu verstehen, zu erkennen und abzuschwächen. Es ist bereits gelungen, die stochastische Defektivität um eine Größenordnung zu verbessern.

Attolab untersucht neue Materialien für High-NA EUV-Prozessschritte

Um die Einführung von High-NA EUV zu beschleunigen, implementiert Imec das Attolab. Dieses Labor ermöglicht es, einige der kritischen Materialien für High-NA EUV wie Maskenabsorberschichten zu testen, noch bevor das High-NA-Tool verfügbar sein wird. Die spektroskopischen Charakterisierungswerkzeuge in diesem Labor werden es ermöglichen, entscheidende EUV-Photonenreaktionen mit Resists im Bereich von Attosekunden zu untersuchen, die auch für das Verständnis und die Abschwächung der stochastischen Defektbildung relevant sind. Heute haben wir die erste Installationsphase des Attolab erfolgreich abgeschlossen und erwarten in den kommenden Monaten erste High-NA EUV-Expositionen.

Abgesehen von den Fortschritten bei der EUV-Lithographie kann das Moore‘sche Gesetz nicht ohne Innovationen in der Front-End-of-Line-(FEOL-)Gerätearchitektur fortgeführt werden. Heute basieren integrierte Transistoren meist auf der FinFET-Architektur, wobei die fortschrittlichsten Knoten 2 Finnen in einer 6-Spur-(6T-)Standard-Zelle haben. Die Verkleinerung der FinFETs auf 5T-Standardzellen führt jedoch zu einer Abnahme der Finnen mit nur einer Finne pro Bauelement in der Standardzelle, was zu einem dramatischen Rückgang der Bauelementleistung pro Flächeneinheit führt.

Zusammenwirken von mehreren technologischen Innovationen

Vertikal gestapelte Nanosheet-Strukturen werden als Elemente der nächsten Generation betrachtet, da sie eine effizientere Nutzung der Bauelement-Fläche ermöglichen. Ein weiterer kritischer Scaling-Booster ist die vergrabene Stromschiene (buried power rail, BPR). Vergraben in der FEOL des Chips statt in der BEOL, werden diese BPRs Verbindungsressourcen für das Routing freisetzen.

Die Skalierung von Nanosheets in die 2-nm-Generation wird durch Platzeinschränkungen der n-zu-p-Übergänge begrenzt sein. Imec sieht die Forksheet-Architektur als das Element der nächsten Generation an. Durch die Eingrenzung des n-zu-p-Bereichs mit einer dielektrischen vertikalen Struktur kann die Leiterbahnhöhe weiter skaliert werden.

Eine weitere Entwicklung der Standardzellenarchitektur, die zur Routing-Effizienz beitragen wird, ist ein vertikal-horizontal-vertikales (VHV) Design für Metallleitungen, im Gegensatz zu traditionellen HVH-Designs. Die ultimative Skalierung der Standardzellen auf 4T wird durch komplementäre FETs (CFETs) ermöglicht, die die dritte, räumliche Dimension auf Zellebene voll ausnutzen, indem n-FETs über p-FETs und umgekehrt gefaltet werden. Diese Entwicklung ebnet letztlich den Weg zum 1-nm-Knoten.

* Sri Samavedam ist Senior Vice President of CMOS-Technologies am Imec

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