Design for Manufacturing: 2500 DRC-Regeln für die Echtzeit-DFM-Analyse

| Autor / Redakteur: Dirk Müller * / Gerd Kucera

Bild 1: Mit dem DRC Browser werden DFM-Regelprüfungen nach Kathegorien automatisch sichtbar, ohne einen Refresh-Vorgang anstoßen zu müssen.
Bild 1: Mit dem DRC Browser werden DFM-Regelprüfungen nach Kathegorien automatisch sichtbar, ohne einen Refresh-Vorgang anstoßen zu müssen. (Bild: FlowCAD)

Die DFM-Analyse am fertigen Layout durchzuführen ist unklug und ein PCB-Redesign damit vorprogrammiert. Der Real Time DFM Check mit DRC Browser erkennt Fertigungsprobleme schon im Leiterplatten-Entwurf.

Ein PCB-Layout zeit-, kosten- und platzoptimiert zu erstellen ist mit modernen Leiterplatten-Design-Tools kein großes Kunstwerk mehr. Die Einhaltung von beispielsweise Signalpfaden und Leiterbahnabständen überwachen integrierte Checker. Wie aber steht es nach Layout-Erstellung um Produzierbarkeit und automatische Bestückung der PCB?

Zwar gibt es auch dafür PCB-Design-Werkzeuge, die aber werden in der Regel zu spät angewandt, nämlich am Ende des Entwurfs. Diese DFM-Prüfung (Design for Manufacturing) als nachgelagerter Prozess zum Leiterplatten-Layout nutzt separate Software- Pakete, wodurch es zu folgender Situation kommen kann:

Es werden die kompletten Fertigungsdaten im PCB-Layout-Werkzeug generiert und an den Leiterplatten-Hersteller oder an die hausinterne Fertigungsvorbereitung übermittelt. Ein Spezialist führt daraufhin eine Eingangsprüfung der Daten im Hinblick auf die Produzierbarkeit der Leiterplatte durch. Im Idealfall sind die Daten fertigungsgerecht und gehen unverändert in die Produktion. Wenn jedoch Fehler auftreten, wird dies der Leiterplatten-Hersteller an den Layouter zurückmelden und die Fehlerbeseitigung durch ein Redesign veranlassen. Meist sendet er dazu eine E-Mail an den Layouter mit einem detaillierten Report, in dem jede kritische Stelle als Screenshot mit einer Beschreibung und der Koordinate auf der Leiterplatte aufgelistet sind. Der Entwickler arbeitet anhand des bereitgestellten Reports die Änderungen ab und erstellt aus der geänderten Version seines Designs neue Fertigungsdaten. In der Zwischenzeit ist der Design-Prozess gegebenenfalls um Tage unterbrochen und der Leiterplatten-Entwickler muss den vermeintlich fertigen Entwurf wieder öffnen und sich womöglich erneut einarbeiten.

Ein anderer und viel kritischerer Fall ist folgender: Der Leiterplattenhersteller verändert in seiner CAM-Software selbstständig die Daten, sodass sie in seiner Fertigung produzierbar sind, ohne aber den Designer über diese Änderungen zu informieren. Das kann in vielen Fällen gut gehen, beispielsweise wenn es nur kleine Änderungen sind. Durch die Miniaturisierung von Schaltungen werden die Layouts aber immer enger und komplexer.

Vermeintlich kleine Änderungen können jedoch Einfluss auf die Signalintegrität, das Übersprechen von Signalen oder die Stabilität der Stromversorgung haben. Solche Änderungen sollten im Interesse beider Seiten nicht ohne Rücksprache mit dem Layouter oder gar Entwickler vorgenommen werden. Vielen Designern ist auch die Tatsache nicht bewusst ist, dass im beschriebenen letzten Fall der Leiterplatten-Hersteller nicht einfach auswechselbar ist. Der zweite Hersteller führt eventuell andere Änderungen durch, die dann zu einem anderen elektrischen Verhalten der Leiterplatte beim Endkunden führen. Mit der steigenden Komplexität von Leiterplatten verschiebt sich die Verantwortung für die Fertigungsdaten und deren Prüfung zum PCB-Designer.

Die aktuelle Cadence-Software hat 2500 DFM-Design-Regeln, mit denen der Allegro PCB Editor in Echtzeit das Layout prüft. Eine Untermenge steht allen Anwendern des OrCAD PCB Designers kostenfrei zur Verfügung. Diese in der Leiterplatten-Layout-Software integrierte Methode hat den wesentlichen Vorteil, dass die Design-Qualität bereits während des Layoutens und noch dazu ohne zeitlichen Mehraufwand verbessert wird.

Entwurfsregeln lassen sich so vergeben, dass sie gleichzeitig für mehrere Leiterplatten-Hersteller geprüft werden und ein möglicher Wechsel der Hersteller bzw. eine Second Source mit im Design enthaltener Fertigungsqualität problemlos ist. Ein wichtiger Aspekt ist auch der Zeitaufwand, der bei Iterationen zwischen dem Designer und der CAM-Eingangsprüfung eingespart wird. Wurden alle DFM-Regeln bereits im Layout angewandt, kommt es bei der Eingangsprüfung zu keinen Fehlerbeanstandungen mehr und die Anzahl der Redesigns wegen Mängeln in den Fertigungsdaten geht auf null zurück.

Bislang war für den DFM-Check eine zusätzliche Software von einem anderen Anbieter erforderlich. Daten mussten exportiert und importiert werden. Die Fehler wurden über Berichte dokumentiert und waren manuell abzuarbeiten. Jetzt stehen die DFM-Regeln im Constraint Manager direkt in der PCB Layout Software zur Verfügung. Die Prüfung in Echtzeit findet ebenfalls im PCB Editor von OrCAD bzw. Allegro während des Entflechtens statt. Fehler müssen damit nicht manuell aus Reports übernommen werden, sondern die Software setzt einen DRC-Marker an der Fehlerstelle im Design mit dem entsprechenden Fehlercode und den Werten der Abweichung zu den Vorgaben.

Im Constraint Manager werden die Parameter für die einzelnen DFM-Regeln eingetragen. Über die Funktionen Import und Export lassen sich diese Regelsätze einlesen und mit anderen Entwicklern teilen; zudem kann ein vom Leiterplatten-Hersteller bereitgestellter elektronischer Regelsatz einfach in das Design eingelesen werden. Die umfangreichen Regelsätze für verschiedene Technologien oder unterschiedliche Leiterplatten-Hersteller lassen sich einfach in der Bibliothek verwalten. Durch frühzeitiges Erkennen und Beheben der Fehler wird der Entwurfsprozess automatisiert und verkürzt. Dadurch ist die Fertigungsqualität der Leiterplatte wesentlich besser vorhersagbar.

Fünf Kategorien von DFM-Regeln

Die DFM-Regeln sind in fünf Kategorien gegliedert: Outline, Mask, Annular Ring, Copper Spacing und Silkscreen. Die Regeln in der Kategorie Kupferabstände prüfen zum Beispiel alle möglichen Kombinationen von Abständen, wie beispielsweise Pin zu Pin, Pin zu Pad, Pad zu Leitung und anderes mehr. Die unterschiedlichen Abstände sind wichtig, damit es beim Ätzen sicher zu Freistellungen zwischen den Elementen kommt und fertigungsbedingte Kupferreste später nicht zu Kurzschlüssen führen.

In den anderen Kategorien gibt es entsprechende Regeln für Bestückungsdruck, Lötpasten oder die PCB-Kontur. So müssen Bauteile, Durchkontaktierungen oder Leitungen einen bestimmten Abstand zur Außenkante der Leiterplatte aufweisen, damit sie beim Aussägen oder Herausbrechen der Leiterplatte aus dem Fertigungsnutzen keinen Schaden nehmen.

Alle Regeln sind so definiert, dass sie sich dynamisch an einen unterschiedlichen Lagenaufbau von Multilayer-Leiterplatten anpassen. Daher können die Abstände auf der Top-Lage unterschiedlich sein zu den erforderlichen Abständen auf einer Innenlage.

Sichere Datenübertragung auf Leiterplatten

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posted am 28.09.2018 um 15:37 von KaiTö


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